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논문 기본 정보

자료유형
학술저널
저자정보
이재우 (한국교통대학교) 이재성 (한국교통대학교)
저널정보
한국정보통신학회 한국정보통신학회논문지 한국정보통신학회논문지 제25권 제10호
발행연도
2021.10
수록면
1,403 - 1,408 (6page)

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이 논문의 연구 히스토리 (2)

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AI 프로세서를 FPGA 기반으로 구현하는 연구가 최근 활발하게 진행되고 있다. Deep Convolutional Neural Networks (CNN) 는 AI 프로세서가 수행하는 기본적인 연산 구조로서 매우 방대한 양의 곱셈을 필요로 한다. CNN 추론 연산에서 사용되는 곱셈 계수는 상수라는 점과 FPGA 은 특정 계수에 맞춰진 곱셈기 설계가 용이하다는 점에 착안하여 곱셈기를 최적화 구현할 수 있는 방법을 제안한다. 본 방법은 2의 보수와 분배법칙을 활용하여 곱셈 계수에서 값이 1인 비트의 개수를 최소화하여 필요한 적층 덧셈기의 개수를 절감한다. CNN 을 FPGA 에 구현한 실제 예제에 본 방법을 적용해본 결과 로직 사용량은 최대 30.2%까지, 신호 전달 지연은 최대 22%까지 줄어들었다. ASIC 전용 칩으로 구현할 경우에도 하드웨어 면적은 최대 35%까지, 신호 전달 지연은 최대 19.2%까지 줄어드는 것으로 나타났다.

목차

요약
ABSTRACT
Ⅰ. 서론
Ⅱ. 본론
Ⅲ. 실험 및 결과
Ⅳ. 결론
REFERENCES

참고문헌 (10)

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