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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2019.1
- 수록면
- 42 - 46 (5page)
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In this paper, we introduce the novel idea to improve parallel test efficiency of semiconductor test. The idea includes the test interface card consisting of NoC structure able to transmitting test data regardless of ATE speed. We called the scheme "Multi-Clock" mode. In the proposed mode, because NoC can spread over the test data in various rates, many semiconductors are tested in the same time. We confirm the proposed idea will be promising through a FPGA board test and it is important to find a saturation point of the Multi-Clock mode due to the number of test chips and ATE channels.
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참고문헌 (11)
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J. Rivoir / 2003 / Lowering Cost of Test: Parallel Test or Low-Cost ATE? / Proc. of ATS(ATS`03)
N. Velamati / 2009 / Analytical Model for Multi-site Efficiency with Parallel to Serial Test Times, Yield and Clustering / Proc. of VTS
EXICON Corp
Arteris / 2005 / A comparison of Network-on-Chip and busses, white paper
D. Bertozzi / 2005 / NoC synthesis flow for customized domain specific multiprocessor systems-on-chip / IEEE Trans. on TPDS 16:113~129
N. Velamati / 2009 / Analytical Model for Multi-site Efficiency with Parallel to Serial Test Times, Yield and Clustering / Proc. of VTS
EXICON Corp
Arteris / 2005 / A comparison of Network-on-Chip and busses, white paper
D. Bertozzi / 2005 / NoC synthesis flow for customized domain specific multiprocessor systems-on-chip / IEEE Trans. on TPDS 16:113~129
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