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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2018.10
- 수록면
- 475 - 480 (6page)
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In OFDM-based systems, FFT is a critical component since it occupies large area and consumes more power. In this paper, we present a low hardware-cost and low power 512-point pipelined FFT design method for OFDM applications. To reduce the number of twiddle factors and to choose simple design architecture, the radix-2⁴-2³ algorithm are exploited. For twiddle factor multiplication, we propose a new canonical signed digit (CSD) complex multiplier design method to minimize the hardware-cost. In hardware implementation with Intel FPGA, the proposed FFT design achieves more than about 28% reduction in gate count and 18% reduction in power consumption compared to the previous approaches.
목차
Abstract
1. Introduction
2. Design Issues of 512-point FFT
3. Proposed FFT Design
4. Results and Comparison
5. Conclusion
REFERENCES
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