터널링 전계효과 트랜지스터 4종류 특성 비교

심언성; 안태준; 유윤섭

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자료유형: 학술저널

저자정보: 심언성 (Hankyong National University) 안태준 (Hankyong National University) 유윤섭 (Hankyong National University)

저널정보: 한국정보통신학회 한국정보통신학회논문지 한국정보통신학회논문지 제21권 제5호

발행연도: 2017.5

수록면: 869 - 875 (7page)

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본 연구에서는 TCAD 시뮬레이션을 이용하여 4가지 터널링 전계효과 트랜지스터(Tunnel Field-Effect Transistors; TFETs) 구조에 따른 특성을 조사하였다. 단일게이트 TFET(SG-TFET), 이중게이트 TFET(DG-TFET), L-shaped TFET(L-TFET), Pocket-TFET(P-TFET)의 4가지 TFET를 유전율과 채널 길이를 변화함에 따라서 드레인 전류-게이트전압 특성을 시뮬레이션해서 문턱전압이하 스윙(Subthreshold Swing; SS)과 구동 전류(On-current)면에 서 비교하였다. 고유전율을 가지며 라인 터널링을 이용하는 L-TFET 구조와 P-TFET 구조가 포인트 터널링을 이용하는 SG-TFET와 DG-TFET보다 구동전류면에서 10배 이상 증가하였고, SS면에서 20 mV/dec이상 감소하였다. 특히, 고유전율을 가진 P-TFET의 주 전류 메카니즘이 포인트 터널링에서 라인터널링으로 변화하는 험프현상이 사라지면서 SS가 매우 향상되는 것을 보였다. 4가지 TFET 구조의 분석을 통해 포인트터널링을 줄이고 라인터널링을 강조하는 새로운 TFET 구조의 가이드 라인을 제시한다.

#라인터널링 #포인트터널링 #문턱전압 이하 기울기 #문턱전압 #구동 전류 #Point tunneling #Line tunneling #Subthreshold Swing #Threshold Voltage #On-current

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International Technology Roadmap for Semiconductors [Online]. Available: http://www.itrs.net/ D. Hisamoto, W. -C. Lee, J. Kedzierski, H. Takeuchi, K. Asano, C. Kuo, E. Anderson, T.-J. King, J. Bokor, C. Hu, “FinFet- a self-aligned double-gate MOSFET scalable to 20nm,” IEEE Trans. Electron Devices, vol. 47, no. 12, pp. 2320-2325, Dec. 2000. K. Gopalakrishnan, P. B. Griffin, J. D. Plummer, “I-MOS:a novel semiconductor device with a subthreshold slope lower than kT/q,” in IEDM Tech. Dig, 2002, pp. 289. M. J. Lee and W. Y. Choi, “Analytical model of single-gate silicon-on-insulator (SOI) tunneling field-effect transistors (TFETs),” Solid State Electron., vol. 63, no. 1, pp. 110-114, Sept. 2011. P. -F. Wang, K. Hilsenbeck, T. Nirschl, M. Oswald, C. Stepper, M. Weiss, D.Schmitt-Landsiedel, and W. Hansch, “Complementary tunneling transistor for low power applications,” Solid State Electron., vol. 48, no. 12, pp. 22812286, May 2004.

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