2단자 사이리스터를 기반으로 하는 TRAM 메모리 소자의 축소화와 1 V 이하 저전압 동작 특성

김영민; 조용범; 조성재; 허근; 김상식; 박병국

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저자정보: 김영민 (가천대학교) 조용범 (가천대학교) 조성재 (가천대학교) 허근 (고려대학교) 김상식 (고려대학교) 박병국 (서울대학교)

저널정보: 대한전자공학회 대한전자공학회 학술대회 2016년도 대한전자공학회 정기총회 및 추계학술대회

발행연도: 2016.11

수록면: 62 - 65 (4page)

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Wide researches have been made in order to increase the density of dynamic random-access memory (DRAM) by getting rid of capacitor and enhance the operation speed, reducing the operation voltage. Thyristor RAM (TRAM) is considered as one of the candidates toward the aim owing to two plausible advantages: full Si processing compatibility and high scalability. In this work, a two-terminal (2-T) thyristor RAM (TRAM) device is proposed, its scalability mainly determined by the doping concentrations in the lightly-doped bases is evaluated, and the low-voltage operation is closely investigated, by which design criteria are prepared.

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