범용 CMOS 공정을 사용한 DTMOS 슈미트 트리거 로직의 구현을 통한 EM Immunity 향상 검증

박상혁; 김소영

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자료유형: 학술저널

저자정보: 박상혁 (성균관대학교) 김소영 (성균관대학교)

저널정보: 한국전자파학회 한국전자파학회논문지 韓國電磁波學會論文誌第27卷第10號(通卷第233號)

발행연도: 2016.10

수록면: 917 - 925 (9page)

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2016

범용 CMOS 공정을 사용한 DTMOS 슈미트 트리거 로직의 구현을 통한 EM Immunity 향상 검증

박상혁 , 김소영 한국전자파학회논문지 2016.10 학술저널

DTMOS 슈미트트리거 로직게이트의 구현을 통한 EM immunity 향상 검증

박상혁 반도체디스플레이공학과 2016.01 학위논문

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슈미트 트리거 로직(Schmitt Trigger Logic)은 디지털 회로의 노이즈에 대한 내성을 향상시키기 위해 히스테리시스 특성을 보이는 게이트를 제안한 설계 방법이다. 슈미트 트리거 특성을 보이는 설계 방법 중 최근에 제안된 substrate bias를 조정하여 구현하는 Dynamic Threshold voltage MOS(DTMOS) 방법을 사용할 경우, 게이트 수를 늘이지 않고 내성을 향상시킬 수 있는 설계방법이나, 범용 CMOS 공정에서 구현하여 시뮬레이션으로 예상하는 성능을 얻을 수 있는지는 검증되지 않았다. 본 연구에서는 0.18 μm CMOS 공정에서 DTMOS 설계 방법을 구현하여 히스테리시스 특성을 측정하여 검증하였다. DTMOS 슈미트 트리거 버퍼, 인버터, 낸드, 노어 게이트 및 간단한 디지털 로직 회로를 제작하였으며, 히스테리시스 특성, 전력 소모, 딜레이 등의 특성들을 관찰하고, 일반적인 CMOS 게이트로 구현된 회로와 비교하였다. 노이즈에 대한 내성이 향상되는 것을 Direct Power Injection(DPI) 실험을 통해 확인하였다. 본 논문을 통해 제작된 DTMOS 슈미트 트리거 로직은 10 M～1 GHz 영역에서 전자파 내성이 향상된 것을 확인할 수 있었다.

#CMOS #DTMOS Schmitt Trigger #Hysteresis Characteristic #Noise Immunity #Low Power

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[학술지(정기간행물)] - M. Ramdani / 2009 / The electromagnetic compatibility of integrated circuits-past, present, and future / IEEE Trans. Electromagn. Compat 51 (1) : 78 ~ 100

[단행본] - S. M. Kang / 2003 / CMOS Digital Integrated Circuits / McGraw-Hill Education : 350 ~ 353

[학술지(정기간행물)] - I. M. Filanovsky / 1994 / CMOS Schmitt trigger design / Circuits and Systems I: Fundamental Theory and Applications, IEEE Transactions on 41 (1) : 46 ~ 49

[학술지(정기간행물)] - C. Zhang / 2003 / Low voltage CMOS Schmitt trigger circuits / Electronics Letters 39 (24) : 1696 ~ 1698

[학술대회논문] - K. S. Kim / 2013 / Noise-immune design of Schmitt trigger logic gate using DTMOS for sub-threshold circuits / EMC Compo

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