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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2008.12
- 수록면
- 211 - 216 (6page)
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이 논문은 MOS 전류모드 논리 (MOS current-mode logic circuit, MCML) 회로를 이용하여 저 전력 특성을 갖는 88 비트 병렬 곱셈기를 설계하였다. 설계한 곱셈기는 회로가 동작 하지 않을 때의 정적 전류의 소모를 최소화하기 위하여 슬립 트랜지스터 (sleep-transistor)를 이용하여 저 전력 MOS 전류모드 논리회로를 구현하였다. 설계한 곱셈기는 기존 MOS 전류모드 논리회로에 비해 대기전력소모가 1/50으로 감소하였다. 또한, 이 회로는 기존 MOS 전류모드 논리회로에 비해 전력소모에서 10.5% 감소하였으며, 전력소모와 지연시간의 곱에서 11.6%의 성능 향상이 있었다. 이 회로는 삼성 0.35 표준 CMOS 공정을 이용하여 설계하였으며, HSPICE를 통하여 검증하였다.
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1. [단행본] - Neil H. E. Wests / 2005 / CMOS VLSI DESIGN / Addison-Wesley Publishing Company
2. [단행본] - Israel Koren / 2001 / Computer Arithmetic Algorithms / Prentice-Hall International
3. [학술지(정기간행물)] - A. Tanabe / 2001 / 18-㎛ CMOS 1-Gb/s Multiplexer/ Demultiplexer ICs Using Current Mode Logic with Tolerance to Threshold Voltage Fluctuation / IEEE J. Solid-State Circuits 36 : 988 ~ 996
4. [학술지(정기간행물)] - M. Mizuno / 1996 / A GHz MOS, Adaptive Pipeline Technique Using MOS Current-Mode Logic / IEEE J. Solid-State Circuits 31 : 784 ~ 791
5. [학술지(정기간행물)] - Issam S. Abu-Khater / 1996 / Circuit Techniques for CMOS Low-Power High-Performance Multipliers / IEEE J. Solid-State Circuits 31 : 1535 ~ 1546
2. [단행본] - Israel Koren / 2001 / Computer Arithmetic Algorithms / Prentice-Hall International
3. [학술지(정기간행물)] - A. Tanabe / 2001 / 18-㎛ CMOS 1-Gb/s Multiplexer/ Demultiplexer ICs Using Current Mode Logic with Tolerance to Threshold Voltage Fluctuation / IEEE J. Solid-State Circuits 36 : 988 ~ 996
4. [학술지(정기간행물)] - M. Mizuno / 1996 / A GHz MOS, Adaptive Pipeline Technique Using MOS Current-Mode Logic / IEEE J. Solid-State Circuits 31 : 784 ~ 791
5. [학술지(정기간행물)] - Issam S. Abu-Khater / 1996 / Circuit Techniques for CMOS Low-Power High-Performance Multipliers / IEEE J. Solid-State Circuits 31 : 1535 ~ 1546
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