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한국정보과학회 강원지부 한국정보과학회 강원지부 학술대회 논문집 한국정보과학회 강원지부 제1회 학술대회 논문집 제1권 제1호
발행연도
2007.6
수록면
42 - 46 (5page)

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이 논문의 연구 히스토리 (2)

2007

MOS 전류모드 논리회로를 이용한 저 전력 곱셈기 설계
이윤상 ,  김정범 전기전자학회논문지 2007.06 학술저널
슬립 트랜지스터를 이용한 저 전력 MOS 전류모드 논리회로 구조
이윤상 ,  김정범 한국정보과학회 강원지부 학술대회 논문집 2007.06 학술대회자료

초록· 키워드

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이 논문은 MOS 전류모드 논리회로 (MOS current-mode logic circuit)의 누설전류를 감소시키기 위해 슬립 트랜지스터(sleep-transistor)) 트랜지스터를 이용하여 저 전력 MOS 전류모드 논리회로를 구현하는 새로운 구조를 제안하였다. 슬립 트랜지스터는 누설전류를 최소화하기 위해 고 문턱전압 PMOS 트랜지스터(high-threshold voltage PMOS transistor)를 사용하였다. 제안한 구조의 타당성을 입증하기 위해 전가산기를 본 논문에서 제안한 구조로 설계하였다. 이 회로는 기존 MOS 전류모드 논리회로 구조에 비해 전력소모에서 46.87% 감소하였다. 이 회로는 삼성 0.35㎛ 표준 CMOS 공정을 이용하여 설계하였으며, HSPICE를 이용하여 검증하였다.

목차

요약
1. 서론
2. 기존 회로
3. 제안한 회로
4. 물리적 구현 및 비교
5. 결론
ACKNOWLEDGEMENT
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