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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 저널정보
- 대한전자공학회 JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE Journal of Semiconductor Technology and Science Vol.16 No.3
- 발행연도
- 2016.6
- 수록면
- 352 - 358 (7page)
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A 5-phase phase-locked loop (PLL) for USB2.0 applications was implemented by using an all-synthesis technique. The length of the time-to-digital converter for the fine phase detector was halved by the operation of a coarse phase detector that uses 5- phase clocks. The maximum time difference between the rising edges of two adjacent-phase clocks was 6 ps at 480 MHz. The PLL chip in a 65-nm process occupies 0.038 mm², consumes 4.8 mW at 1.2 V. The measured rms and peak-to-peak output jitters are 8.6 ps and 45 ps, respectively.
목차
Abstract
I. INTRODUCTION
II. PROPOSED ARCHITECTURE
III. PLACEMENT AND ROUTING
IV. MEASUREMENT RESULTS
V. CONCLUSION
REFERENCES
참고문헌 (9)
참고문헌 신청
[학술대회논문] - Pyoungwon Park / 2012 / An All-Digital Clock Generator Using a Fractionally Injection-Locked Oscillator in 65nm CMOS / IEEE ISSCC Dig. Tech. Paper : 336 ~ 337
[학술지(정기간행물)] - 문용삼 / 2014 / A Low-Jitter Phase-Locked Loop Based on a Charge Pump Using a Current-Bypass Technique / JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE 14 (3) : 331 ~ 338
[학술대회논문] - Chao-Ching Hung / 2009 / A leakagesuppression technique for phase locked systems in 65nm CMOS / IEEE ISSCC Dig. Tech. Papers, pp : 400 ~ 401
[학술대회논문] - Yuanfeng Sun / 2012 / A 2. 74-5. 37GHz Boosted-Gain Type-I PLL with <15% Loop Filter Area / IEEE RFIC : 181 ~ 184
[학술대회논문] - Wooseok Kim / 2013 / A 0. 032mm23. 1mW Synthesized Pixel Clock Generator with 30psrms Integrated Jitter and 10-to-630MHz DCO Tuning Range / IEEE ISSCC Dig. Tech. Paper : 250 ~ 252
[학술지(정기간행물)] - 문용삼 / 2014 / A Low-Jitter Phase-Locked Loop Based on a Charge Pump Using a Current-Bypass Technique / JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE 14 (3) : 331 ~ 338
[학술대회논문] - Chao-Ching Hung / 2009 / A leakagesuppression technique for phase locked systems in 65nm CMOS / IEEE ISSCC Dig. Tech. Papers, pp : 400 ~ 401
[학술대회논문] - Yuanfeng Sun / 2012 / A 2. 74-5. 37GHz Boosted-Gain Type-I PLL with <15% Loop Filter Area / IEEE RFIC : 181 ~ 184
[학술대회논문] - Wooseok Kim / 2013 / A 0. 032mm23. 1mW Synthesized Pixel Clock Generator with 30psrms Integrated Jitter and 10-to-630MHz DCO Tuning Range / IEEE ISSCC Dig. Tech. Paper : 250 ~ 252
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