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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2016.5
- 수록면
- 1 - 7 (7page)
- DOI
- 10.14801/jkiit.2016.14.5.1
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공정 기술이 발전함에 따라 칩의 크기는 점점 작아지고 있다. 주파수 합성기를 하나의 칩으로 제작하기 위해 루프필터를 칩 외부로 배치하거나, 루프필터를 칩 내부로 배치하기 위해 커패시턴스 크기를 줄여야 한다. 본 논문에서는 D flip-flop 위상감지기를 이용하여 루프필터 커패시턴스 크기를 줄일 수 있는 주파수 합성기를 제안하였다. 제안된 주파수 합성기는 기존 위상고정루프의 위상·주파수 검출기와 전하펌프를 대신하여 수정된 D flip-flop 위상감지기를 사용하였으며 루프필터 커패시턴스의 크기를 줄였다. 제안된 주파수 합성기는 1.8V 0.18㎛ CMOS 공정을 사용하여 설계하였으며, Spice 시뮬레이션 결과는 크기를 작게 만들 수 있다는 것을 보여주었다.
목차
요약
Abstract
Ⅰ. 서론
Ⅱ. 제안한 주파수 합성기의 구조
Ⅲ. 시뮬레이션 결과
Ⅳ. 결론
References
참고문헌 (13)
참고문헌 신청
P. K. Hanumolu, M. Brownlee, K. Mayaram and
U. K. Moon, "Analysis of Charge-Pump Phase-
Locked Loops", IEEE transactions on circuits and
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J. Craninckx and M. Steyaert, "A fully integrated
CMOS DCS-1800 frequency synthesizer", IEEE J.
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Y. Koo, H. Huh, Y. Cho, J. Lee, J. Park, D.
Jeong, and W. Kim, "A fully integrated CMOS
frequency synthesizer with charge-averaging charge
pump and dual-path loop filter for PCS- and
cellualr-CDMA wireless systems", IEEE J. Solid-
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2002.
B. Catli, A. Nazemi, T. Ali, S. Fallahi, Y. Liu, J.
Kim, M. Abdul-Latif, M. R. Ahmadi, H. Maarefi,
A. Momtaz, and N. Kocaman, "A 2sub-200 fs
RMS jitter capacotor multiplier loop filter-based
PLL in 28 nm CMOS for high-speed serial
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2013.
J. Kim, J. Kim, B. Lee, N. Kim, D. Jeong, and
W. Kim, "A 20-GHz phase-locked loop for 40-
Gb/s serializing transmitter in 0.13-μm CMOS",
IEEE J. Solid-State Circuits, Vol. 41, No. 4, pp.
899-908, Apr. 2006.
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J. Kim, J. Kim, B. Lee, N. Kim, D. Jeong, and
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