A Jitter Characteristic Improved PLL with RC Time Constant Circuit

Seong-Jin An; Yong-Shig Choi

A Jitter Characteristic Improved PLL with RC Time Constant Circuit

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저항-커패시턴스 시정수 회로를 이용하여 지터 특성을 개선한 위상고정루프

Type: Academic journal

Author: Seong-Jin An (부경대학교) Yong-Shig Choi (부경대학교)

Journal: The Institute of Electronics and Information Engineers Journal of the Institute of Electronics and Information Engineers Vol.54 No.2 (Wn.471) KCI Excellent Accredited Journal

Published: 2017.2

Pages: 133 - 138 (6page)

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A Jitter Characteristic Improved PLL with RC Time Constant Circuit

Research history (2)

2017

A Jitter Characteristic Improved PLL with RC Time Constant Circuit

Seong-Jin An , Yong-Shig Choi Journal of the Institute of Electronics and Information Engineers 2017.02 Academic journal

안성진 전자공학과 2017.01 Thesis

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This paper presents a jitter characteristic improved phase locked loop (PLL) with an RC time constant circuit. In the RC time constant circuit, LPF’s voltage is inputted to a comparator through small and large RC time constant circuits. The signal through a small RC time constant circuit has almost same loop filter output voltage. The signal through a large RC time constant circuit has the average value of loop filter output voltage and does as a role of reference voltage to the comparator. The output of the comparator controls the sub-charge pump which provide a current to LPF. When the loop filter output voltage increases, the sub-charge pump discharges the loop filter and decreases loop filter output voltage. When the loop filter output voltage decreases, the sub-charge pump charges the loop filter and increases loop filter output voltage. The negative feedback loop reduces the variation of loop filter output voltage resulting in jitter characteristic improvement.

#Jitter #PLL #time constant comparator #sub-charge pump #voltage fluctuation

요약
Abstract
Ⅰ. 서론
Ⅱ. 제안된 위상고정루프 회로
Ⅲ. 회로 설계
Ⅳ. 측정 결과
Ⅴ. 결론
REFERENCES

References (9)

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A. Arakali, N. Talebbeydokthi, S. Gondi and P. K. Hanumolu, “Supply-noise mitigation techniques in phase-locked loops,” Solid-State Circuits Conference, pp. 374-377, 2008. H. Arora, N. Klemmer, J. C. Morizio and P. D. Wolf, “Enhanced phase noise modeling of fractional-N frequency synthesizers,” in IEEE Transactions on Circuits and Systems I: Regular Papers, vol. 52, no. 2, pp. 379-395, Feb. 2005. H.W. Choi, Y.S. Choi, “A Reference Spur Suppressed PLL with Two-Symmetrical Loops”, IEEK, vol. 51, no. 5, pp. 99-105, May. 2014. S.K. Lee, Y.S. Choi, “Phase Lock Loop with Analog Band-Selection Loop,” IEEK, vol.49, no. 8, pp. 73-81, Aug. 2012. Tsung-Hsien Lin and W. J. Kaiser, “A 900-MHz 2.5-mA CMOS frequency synthesizer with an automatic SC tuning loop,” in IEEE Journal of Solid-State Circuits, vol. 36, no. 3, pp. 424-431, Mar 2001.

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