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논문 기본 정보
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- 학술대회자료
- 저자정보
- 발행연도
- 2015.6
- 수록면
- 581 - 587 (7page)
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Repercussions on the reliability capability and electrical performance of power p-channel LDMOS devices by different discrete-distributed architectures in the drainside are investigated in this paper. Here, in order to effectively improve the reliability issues, a drain-side "NPN" and "PNP" styles of pLDMOS-SCR with some discrete-distributed areas arrangement are fabricated by a 0.25 μm 60 V BCD process. From the experimental results, we can find that the layout manner of discrete-distributed types in the drain-side have little impacts on the anti-ESD capability, due to their secondary breakdown current (I<SUB>t2</SUB>) values are greater than 7 A. On the other hand, the lowest N+/P+ area ratio of discrete-distributed type has a better electrical property and anti-latchup (LU) immunity than that of the reference DUT (type-6). In other words, the layout type of "NPN_discrete 3_2co" has a higher Vt1, Vh, and VBK values; the Vt1 improvement is more than 18.2%, Vh improvement is more than 25.6%, and VBK improvement is more than 24.24% as compared with the reference DUT (type-6), respectively. Finally, it can be summarized that the "PNP" stripe-type (type 7) is the best choice for the anti- ESD/LU immunities and electrical performance considerations.
목차
Abstract
I. INTRODUCTION
II. THEORETICAL BEHAVIORS IN THE COMPOSITE DEVICE OF PLDMOS-SCR
III. DRAIN-SIDE LAYOUT DESIGN OF HV TEST DEVICES
IV. TEST METHOD AND INSTRUMENT SYSTEM
V. EXPERIMENTAL RESULTS AND DISCUSSION
VI. CONCLUSIONS
REFERENCES
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