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학술저널
저자정보
Cheolho Kim (Inha University) Haram Yun (Inha University) Sabooh Ajaz (Inha University) Hanho Lee (Inha University)
저널정보
대한전자공학회 JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE Journal of Semiconductor Technology and Science Vol.15 No.3
발행연도
2015.6
수록면
427 - 435 (9page)

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This paper presents a high-throughput lowcomplexity decoder architecture and design technique to implement successive-cancellation (SC) polar decoding. A novel merged processing element with a one’s complement scheme, a main frame with optimal internal word length, and optimized feedback part architecture are proposed. Generally, a polar decoder uses a two’s complement scheme in merged processing elements, in which a conversion between two’s complement and sign-magnitude requires an adder. However, the novel merged processing elements do not require an adder. Moreover, in order to reduce hardware complexity, optimized main frame and feedback part approaches are also presented. A (1024, 512) SC polar decoder was designed and implemented using 40-nm CMOS standard cell technology. Synthesis results show that the proposed SC polar decoder can lead to a 13% reduction in hardware complexity and a higher clock speed compared to conventional decoders.

목차

Abstract
Ⅰ. INTRODUCTION
Ⅱ. DESIGN ISSUES RELATED TO SC POLAR DECODING
Ⅲ. PROPOSED SC POLAR DECODER ARCHITECTURE
Ⅳ. RESULTS AND COMPARISON
Ⅴ. CONCLUSIONS
REFERENCES

참고문헌 (14)

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