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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2020.7
- 수록면
- 15 - 21 (7page)
- DOI
- 10.5573/ieie.2020.57.7.15
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본 논문에서는 Simplified Successive Cancellation 알고리즘 기반의 효율적인 Polar 디코더의 구조를 제안한다. 이를 위해 전체적인 디코딩 과정의 명령어 체계를 보이고 이를 수행하기 위한 5개의 Stage로 나누어진 파이프라인 구조의 디코더를 설계한다. 32,768 비트의 Polar 디코더를 제안하는 프로세서를 기반으로 Intel Stratix IV FPGA를 사용하여 구현 결과를 보인다. 구현된 프로세서의 자원 사용량은 6,121 LUTs이며, 디코딩 속도는 144 ㎒의 동작 주파수에서 부호율 0.84의 코드에 대하여 412 Mbps를 달성한다.
목차
요약
Abstract
Ⅰ. 서론
Ⅱ. 기존 Polar 디코딩 알고리즘 및 디코더의 구조
Ⅲ. 제안하는 구조
Ⅳ. 구현 결과
Ⅴ. 결론
REFERENCES
참고문헌 (10)
참고문헌 신청
E. Arikan / 2009 / Channel polarization : a method for constructing capacity achieving codes for symmetric binary-input memoryless channels / IEEE Trans. Info. Theory 55(7):3051~3073
C. Leroux / 2011 / Hardware architectures for successive cancellation decoding of polar codes / Proc. IEEE Int. Conf. Acoustics, Speech & Signal Process :1665~1668
C. Leroux / 2012 / Hardware implementation of successive-cancellation decoders for polar codes / J. Signal Process. Syst 69(3):305~315
C. Leroux / 2013 / A semi-parallel successive-cancellation decoder for polar codes / IEEE Trans. Signal Process 61(2):289~299
A. Raymond / 2014 / Ascalabl esuccessive-cancellation decoder for polar codes / IEEE Trans. Signal Process 62(20):5339~5347
C. Leroux / 2011 / Hardware architectures for successive cancellation decoding of polar codes / Proc. IEEE Int. Conf. Acoustics, Speech & Signal Process :1665~1668
C. Leroux / 2012 / Hardware implementation of successive-cancellation decoders for polar codes / J. Signal Process. Syst 69(3):305~315
C. Leroux / 2013 / A semi-parallel successive-cancellation decoder for polar codes / IEEE Trans. Signal Process 61(2):289~299
A. Raymond / 2014 / Ascalabl esuccessive-cancellation decoder for polar codes / IEEE Trans. Signal Process 62(20):5339~5347
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