FPGA를 이용한 비동기 마이크로파이프라인 방식의 승산기 설계 ( Design of Asynchronous Micropipelined Multiplier in FPGA )

홍현석 ,  김응인

한국통신학회 전문대학 논문지

1996 .01

마이크로파이프라인 구조를 갖는 비동기프로세서의 Scan Test 회로

김희경 ,  조경록

한국통신학회 학술대회논문집

1998 .07

마이크로파이프라인 구조를 갖는 비동기프로세서의 Scan Test회로 ( Design of a Scan Test Circuit for Asynchronous Processor with micropipelines )

김희경 ,  조경록

한국통신학회 학술대회논문집

1998 .01

Design of an 32 bit Asynchronous Multiplier

Tae Hack Lee ,  Hoon Mo Yang ,  Seung Il Sohn 외 1명

ITC-CSCC :International Technical Conference on Circuits Systems, Computers and Communications

1998 .01

저전력 비동기 곱셈기를 위한 배열 구조

박찬호 ,  최병수 ,  이동익

대한전자공학회 학술대회

2000 .06

저전력 회로를 이용한 12 bit 병렬곱셈기

金鎭貞 ,  鄭德鎭

전기학회논문지

1998 .12

저전압 / 고속 8-bit 곱셈기의 설계 ( A Design of High Speed 8-bit Multiplier for Low Voltage Application )

기훈재 ,  백우현 ,  김수원

대한전자공학회 학술대회

1995 .11

저전압 / 고속 8-bit 곱셈기의 설계

기훈재 ,  백우현 ,  김수원

대한전자공학회 학술대회

1995 .12

신경회로망을 이용한 5 * 5 비트 곱셈기와 12 * 12 비트 곱셈기 설계 ( Designed of 5 * 5 bit multiplier and 12 *12 bit multiplier using of Neural Network )

김태훈 ,  정호선 ,  이우일

대한전자공학회 학술대회

1989 .07

비동기 시스템용 고성능 16비트 승산기 설계

김학윤 ,  이유진 ,  장미숙 외 1명

대한전자공학회 학술대회

1999 .11

신경 회로망 개념을 이용한 32-bit 부동소수점 곱셈기 설계

이상진 ,  정호선

한국통신학회 학술대회논문집

1989 .11

32 x 32 비트 고속 병렬 곱셈기 구조 ( An Architecture for 32 x 32 bit high speed parallel multiplier )

김영민 ,  조진호

전자공학회논문지-B

1994 .10

32비트 3단 파이프라인을 가진 RISC 프로세서에 최적화된 Multiplier 구조에 관한 연구

정근영 ,  박주성 ,  김석찬

전자공학회논문지-SD

2004 .11

유한체 상에서의 효과적인 직렬 곱셈기의 설계

권순학 ,  류희수

한국통신학회논문지

2002 .11

개선된 조건 합 가산기를 이용한 54x54-bit 곱셈기의 설계 ( Design of a 54x54-bit Multiplier Based on a Improved Conditional Sum Adder )

이영철 ,  송민규

전자공학회논문지-SD

2000 .01

RSA 암호화 프로세서에 최적화한 32비트 곱셈기 설계

문상국

한국정보통신학회논문지

2009 .01

16-Bit 마이크로 컴퓨터 성능 비교 연구 ( The Performance Comparison of 16-BIT Micro-Computer System )

이윤정 ,  이광형

한국통신학회 학술대회논문집

1985 .01

32 비트 정수형 고속 병렬 곱셈기 구조 ( A structure for High Speed 32-bit Parallel Integer Multiplier )

송홍종 ,  김영민

대한전자공학회 학술대회

1993 .11

32 비트 정수형 고속 병렬 곱셈기 구조

송홍종 ,  김영민

대한전자공학회 학술대회

1993 .11

2의 보수 Bit Sequential Multiplier 의 설계 ( Design of a Two`s Complement Bit Sequential Multiplier )

이정근 ,  임인칠

대한전자공학회 학술대회

1985 .01