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논문 기본 정보
- 자료유형
- 학술대회자료
- 저자정보
- 발행연도
- 2011.4
- 수록면
- 247 - 252 (6page)
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This paper describes the design of a wide locking range phase lock loop (PLL) with a “hybrid” loop filter, which includes analog path and digital path. The integral digital path removes large capacitor in loop filter, which allows small chip size and reduces leakage current. The design also implements fine phase tuning path to minimize the phase error during locking state. Bang-bang phase detector (BBPD) is used instead of TDC (time to digital converter), which requires large power consumption. Additional frequency locking aid technique is implemented in the hybrid PLL, and the operating frequency range of the PLL is from 400 ㎒ to 1.2 ㎓.
목차
Abstract
Ⅰ. Introduction
Ⅱ. Architecture & Design Method
Ⅲ. Circuit Implementation
Ⅳ. Simulation Results
Ⅴ. Acknowledgement
References
참고문헌 (0)
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