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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2013.12
- 수록면
- 2,921 - 2,926 (6page)
이용수
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본 논문에서 제안된 십진 부동소수점 연산 장치(decimal floating-point arithmetic unit, DFP)는 L.K.Wang에 의해 제안된 십진 부동소수점 유닛을 기반으로 하여 데이터의 병렬 처리를 통해 동일한 크기의 지수를 갖는 두 오퍼랜드의 가수 영역의 고속 연산을 지원하도록 재설계 하였다. 제안된 십진 부동소수점 연산 장치는 Xilinx ISE를 이용하여 xc2vp30-7ff896 타겟 디바이스로 합성하였으며 (주)시스템센트로이드의 Flowrian을 통해 시뮬레이션 검증하였다. 제안된 방식은 L.K.Wang에 의해 제안된 설계 방식 및 참고문헌 [6]의 설계 방식과 비교하여 동일한 입력 데이터를 이용하여 시뮬레이션 검증한 결과, L.K.Wang 방식보다 약 8.4%, 참고문헌 [6]의 방식보다 약 3% 정도의 처리 속도가 향상되었다.
목차
요약
ABSTRACT
Ⅰ. 서론
Ⅱ. L.K.Wang의 십진 부동소수점 연산 장치
Ⅲ. 제안된 십진 부동소수점 연산 장치
Ⅳ. 시뮬레이션 검증 및 성능 평가
Ⅴ. 결론
REFERENCES
참고문헌 (7)
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1. [기타자료] - IEEE / 2008 / IEEE 754-2008 Standard for Floating-Point Arithmetic
2. [학술대회논문] - Lipsa Sahu / 2012 / An Efficient IEEE 754 Compliant FPU using verilog / Department of Computer Science and Engineering National Institute of Technology Rourkela
3. [단행본] - Jong-Hyeon Kim / 2010 / Parallel Computer Architecture / Saeng-Neung Publish
4. [학술대회논문] - L. K. Wang / 2007 / Benchmarks and Performance Analysis of Decimal Floating-Point Applications / Computer Design, ICCD 2007. 25th International Conference on : 164 ~ 170
5. [학술대회논문] - Hickmann, B. / 2007 / A parallel IEEE P754 decimal floating-point multiplier / Computer Design, ICCD 2007. 25th International Conference on : 296 ~ 303
2. [학술대회논문] - Lipsa Sahu / 2012 / An Efficient IEEE 754 Compliant FPU using verilog / Department of Computer Science and Engineering National Institute of Technology Rourkela
3. [단행본] - Jong-Hyeon Kim / 2010 / Parallel Computer Architecture / Saeng-Neung Publish
4. [학술대회논문] - L. K. Wang / 2007 / Benchmarks and Performance Analysis of Decimal Floating-Point Applications / Computer Design, ICCD 2007. 25th International Conference on : 164 ~ 170
5. [학술대회논문] - Hickmann, B. / 2007 / A parallel IEEE P754 decimal floating-point multiplier / Computer Design, ICCD 2007. 25th International Conference on : 296 ~ 303
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