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이용수
요약
1. 서론
2. 새로운 클록 복원 회로
3. 제안한 구조의 설계
4. 측정 결과 및 토의
참고 문헌
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A 5-Gb/s Half-rate Clock Recovery Circuit in 0.25-μm CMOS Technology
대한전자공학회 ISOCC
2006 .10
A 0.18-μm CMOS, 10-Gb/s Injection-Locked Clock and Data Recovery Circuit
대한전자공학회 ISOCC
2007 .10
A 10-Gb/s Power and Area Efficient Clock and Data Recovery Circuit in 65-㎚ CMOS Technology
대한전자공학회 ISOCC
2012 .11
A 5-Gb/s Half-Rate Clock Recovery Circuit
대한전자공학회 ISOCC
2006 .10
Design and Implementation of Open-Loop Clock Recovery Circuit for 39.8 Gb/s and 42.8 Gb/s Dual-Mode Operation
[ETRI] ETRI Journal
2008 .04
클락-데이터 복원회로를 포한한 5.8-Gb/s 수신단 설계
대한전자공학회 학술대회
2012 .06
40 Gb/s 클럭 추출 회로 설계
한국통신학회 학술대회논문집
2002 .11
고속 직렬 디스플레이 인터페이스를 위한 1/4-rate 클록 데이터 복원회로 설계
전기학회논문지
2011 .02
고속 직렬통신 수신단에서 저전력 고신뢰성 Deserializer 회로 설계
대한전자공학회 학술대회
2012 .06
A 1.25-Gb/s Clock and Data Recovery Circuit for Multichannel Application
대한전자공학회 ISOCC
2005 .10
2.5 Gb/s 클럭 및 데이터 복원 회로의 설계
대한전기학회 학술대회 논문집
2002 .11
2.5 Gb/s 클럭 및 데이터 복원 회로의 설계
대한전기학회 학술대회 논문집
2002 .11
A 3.4 Gbs Clock Data Recovery for HDMI
대한전자공학회 ISOCC
2012 .11
1.5Gb/s~6Gb/s 클록 주파수 체배기를 사용한 광대역 클록 및 데이터 복원 회로
대한전자공학회 학술대회
2013 .07
100Mb/s~3Gb/s 전디지털 클록 데이터 복원회로 설계
대한전자공학회 학술대회
2012 .11
A 40 Gb/s Clock and Data Recovery Module with Improved Phase-Locked Loop Circuits
[ETRI] ETRI Journal
2008 .04
Design and Characterization of a 10 Gb/s Clock and Data Recovery Circuit Implemented with Phase-Locked Loop
[ETRI] ETRI Journal
1999 .06
이중 보간 방식을 이용한 CMOS 클록 데이터 복원회로
대한전자공학회 학술대회
2009 .07
10 Gbps Deserializer용 재정렬 플립플롭을 이용한 뱅뱅 위상 검출기
대한전자공학회 학술대회
2016 .06
LC형 다중 위상 PLL 이용한 40Gb/s 0.18㎛ CMOS 클록 및 데이터 복원 회로
전자공학회논문지-SD
2008 .04
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