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논문 기본 정보
- 자료유형
- 학술대회자료
- 저자정보
- 발행연도
- 2008.11
- 수록면
- 277 - 280 (4page)
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An all-digital phase-locked loop that achieves fast acquisition and low jitter was developed for high-speed clock generation. By employing a time-to-digital converter (TDC), the frequency difference is precisely measured and converted to the control word of the digital oscillator. Using this feature, the ADPLL has a faster lock-in time than previous digital phase-locked loops. The ADPLL was implemented using a 0.9V 32nm practical transistor model (PTM). The simulation results show that the proposed ADPLL achieves 5 and 10 reference cycles of frequency and phase acquisitions at 700 MHz with peak to peak jitter < 53ps.
목차
Abstract
Ⅰ. INTRODUCTION
Ⅱ. ARCHITECTURE OVERVIEW
Ⅲ. CIRCUIT DESIGNS
Ⅳ. SIMULATION RESULTS
Ⅴ. CONCLUSION
REFERENCES
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