합성 가능한 ADPLL 설계 과정

오종현 ,  정덕균

대한전자공학회 학술대회

2018 .06

An All-Digital Phase-Locked Loop with Fast Acquisition and Low Jitter

JUN ZHAO ,  Yong-Bin Kim

대한전자공학회 ISOCC

2008 .11

3.8 – 5.7 GHz 대역의 빠른 고정과 작은 지터값을 위해 증폭 조절기를 이용한 ADPLL

사의제 ,  오상응 ,  범진욱

대한전자공학회 학술대회

2016 .11

ADPLL을 이용한 결정지향 반송파 복원 성능분석

이창석 ,  김남일 ,  김응배 외 1명

한국통신학회 학술대회논문집

2001 .07

주파수 도약 방식에서 ADPLL을 이용한 비트 동기 추적 루프에 관한 연구

권지홍 ,  장은영 ,  김원후

한국통신학회 학술대회논문집

1992 .07

주파수 도약 방식에서 ADPLL을 이용한 비트 동기 추적 루프에 관한 연구 ( A Study on ADPLL Bit synchronizer in FH System )

권지홍 ,  장은영 ,  김원후

한국통신학회 학술대회논문집

1992 .01

A low-jitter multi-phase ADPLL for 3Gbps SerDes Transceivers in 0.18um CMOS

Seung-Hoon Jung ,  Kwang-Jin Lee ,  Yun-Jeong Kim 외 5명

ICEIC : International Conference on Electronics, Informations and Communications

2006 .06

Simulink를 이용한 All-Digital PLL용 시스템 레벨 시뮬레이터 구현

임광은 ,  최병용 ,  김호웅 외 3명

대한전자공학회 학술대회

2010 .11

A 3.8 – 5.7 GHz Wide locking range ADPLL using Gain controller for fast locking and low jitter

Euije SA ,  Sangeung OH ,  Jinwook Bu 외 1명

대한전자공학회 학술대회

2017 .01

BBPD를 이용하여 4.1 . 5.6 GHz 대역의 빠른 고정과 작은 지터값을 갖는 ADPLL 설계

사의제 ,  여장치 ,  오상응 외 1명

대한전자공학회 학술대회

2017 .06

An ADPLL for 3GHz CDR Transceiver

Kwang-Jin Lee ,  Seung-Hun Jung ,  Yun-Jeong Kim 외 3명

대한전자공학회 ISOCC

2005 .10

버니어타입 TDC를 이용한 4.0 – 5.9 GHz 영역대에서의 ADPLL 설계

오상응 ,  사의제 ,  범진욱

대한전자공학회 학술대회

2016 .11

A 400㎒ ADPLL design using a 3-step vernier TDC

Himchan Pa ,  k ,  Jaeha Eom 외 2명

대한전자공학회 ISOCC

2012 .11

A 12 ㎽ ADPLL Based G/FSK Transmitter for Smart Utility Network in 0.18㎛ CMOS

Hyung-Gu Pa ,  k ,  Hongjin Kim 외 4명

JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE

2013 .08

위상-인터폴레이터와 시간 증폭기를 사용한 2-step 시간-디지털 변환기의 설계

박안수 ,  박준성 ,  부영건 외 1명

대한전자공학회 학술대회

2010 .11

Analysis of Jitter Accumulation in Interleaved Phase Frequency Detectors for High-Accuracy On-Chip Jitter Measurements

Masato Saku ,  ai ,  Kiichi Niitsu 외 10명

대한전자공학회 ISOCC

2011 .11

IP 망에서의 네트워크 지터 모델에 관한 연구

신상헌 ,  구수용

대한전자공학회 학술대회

2014 .11

Computer Simulation of Jitter Characteristics of PLL for Arbitrary Data and Jitter Patterns

Kenichi Nakashi ,  Hi ,  oyuki Shi 외 6명

JTC-CSCC : Joint Technical Conference on Circuits Systems, Computers and Communications

1993 .01

Mobile Application을 위한 All Digital Phase-Locked Loop 연구 동향

신재욱 ,  신현철

한국통신학회지(정보와통신)

2011 .10

A 4.0 – 5.9 GHz ADPLL Design using a 1-step Vernier TDC

Sangeung OH ,  Euije Sa ,  Jinwook Bu 외 1명

대한전자공학회 학술대회

2017 .01