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논문 기본 정보
- 자료유형
- 학술대회자료
- 저자정보
- 발행연도
- 2008.11
- 수록면
- 74 - 77 (4page)
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Due to the increased random variations in nanometer silicon process technology as well as voltage and temperature variations, it is very hard to guarantee performance characteristics with traditional corner-based timing analysis method. The variations, together with the issues like crosstalk and jitter, make it difficult to get a good silicon correlation with simulation and to meet target performance. The advent of SSTA(Statistical Static Timing Analysis) gave the opportunity to solve this problem. This paper proposes a parametric yield-aware sign-off environment based on the SSTA technology. With the proposed environment, it is possible to accurately predict the yield data with sigma level at a given target performance. This environment includes a unique methodology to get silicon correlation from various measurement data and to implement a chip with a given sigma level.
목차
Abstract
Ⅰ. INTRODUCTION
Ⅱ. SOURCES OF VARIATION
Ⅲ. OVERALL PARAMETRIC YIELD-AWARE SIGN-OFF FLOW
Ⅳ. MEASUREMENT FOR SILICON CORRELATION
Ⅴ. PARAMTRIC YIELD MODELING
Ⅵ. SIGMA LEVEL IMPELMENTATION
Ⅶ. CONCLUSIONS AND FUTURE RESEARCH
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