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논문 기본 정보
- 자료유형
- 학술대회자료
- 저자정보
- 저널정보
- 대한전자공학회 ICEIC : International Conference on Electronics, Informations and Communications ICEIC : 2010
- 발행연도
- 2010.6
- 수록면
- 403 - 406 (4page)
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This paper proposes variation-aware force-directed scheduling for high-level synthesis. In conventional high-level synthesis, the delay of functional unit is modeled as a worst case based deterministic value. This corner based approach does not consider the yield and the result of synthesis is too pessimistic. Our method utilizes techniques of statistical static timing analysis to form delay distribution of each functional unit. Experimental results on benchmark circuits show that the proposed algorithm effectively reduces the resource requirement while preserving the performance.
목차
Abstract
Ⅰ. Introduction
Ⅱ. Operation Chaining under Yield Constraint
Ⅲ. Variation-Aware Force-Directed Scheduling
Ⅳ. Experimental Results
Ⅴ. Conclusions
Acknowledgments
References
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