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논문 기본 정보
- 자료유형
- 학술대회자료
- 저자정보
- 발행연도
- 2010.11
- 수록면
- 150 - 153 (4page)
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The use of the slow and power-consuming flip-flops is one of the factors that cause a large gap between custom and ASIC designs. A pulsed-latch, which is a latch driven by a brief pulse clock, inherits the advantage of latch while allowing us to use a simple timing model similar to that of flip-flop. As a result, it offers the opportunity of higher performance and lower power consumption within the conventional ASIC design environment. We address challenges and problems specific to pulsed-latch ASIC, and review potential solutions. Some quantitative results are provided to assess the effectiveness of pulsed-latch circuits.
목차
Abstract
Ⅰ. INTRODUCTION
Ⅱ. CONVERSION OF FLIP-FLOP TO PULSED-LATCH CIRCUITS
Ⅲ. OPTIMIZING PULSED-LATCH CIRCUITS
Ⅳ. SUMMARY
REFERENCES
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