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저자정보
Tagjong Lee (Korea University) Moo-Young Kim (Korea University) Yongtae Kim (Texas A&M University) Phi-Hung Pham (Vietnam National University)
저널정보
대한전자공학회 대한전자공학회 ISOCC ISOCC 2009 Conference
발행연도
2009.11
수록면
512 - 515 (4page)

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This paper introduces the 10b 1MS/s 0.5mW SAR ADC with double sampling technique. It utilizes the double sampling technique to reduce power. The SAR ADC is implemented in CMOS 1P8M 65nm technology and occupies 0.111um2. The maximum sampling rate is 1MS/s. The simulated SNDR and SFDR are 55.6dB and 62.7dB, respectively at input frequency of 484kHz. Power consumption of the data converter is total 507uW with 1.2-V supply.

목차

Abstract
I. INTRODUCTION
II. OVERALL ARCHITECTURE
III. SAMPLE AND HOLD CIRCUIT
IV. R-STRING DAC
V. CAPACITIVE TYPE DAC AND COMPARATOR
VI. SIMULATION RESULTS
VII. CONCLUSION
ACKNOWLEDGMENT
REFERENCES

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