나노와이어 junctionless 트랜지스터의 문턱전압 및 평탄전압 모델링과 소자설계 가이드라인

김진영; 유종근; 박종태

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자료유형: 학술저널

저자정보: 김진영 (인천대학교) 유종근 (인천대학교) 박종태 (인천대학교)

저널정보: 대한전자공학회 전자공학회논문지-SD 電子工學會論文誌第48卷 SD編第12號

발행연도: 2011.12

수록면: 1 - 7 (7page)

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본 연구에서는 나노와이어 junctionless 트랜지스터의 문턱전압과 평탄전압을 위한 해석학적 모델링을 제시하였고 3차원 소자 시뮬레이션으로 검증하였다. 그리고 junctionless 트랜지스터의 소자설계 가이드라인을 설정하는 방법과 그 예를 제시하였다. 제시한 문턱전압과 평탄전압 모델은 3차원 시뮬레이션 결과와 잘 일치하였다. 나노와이어 반경과 게이트 산화층 두께가 클수록 또 채널 불순물 농도가 높을수록 문턱전압과 평탄전압은 감소하였다. 게이트 일함수와 원하는 구동전류/누설전류 비가 주어지면 나노와이어 반경, 게이트 산화층 두께, 채널 불순물 농도에 따른 junctionless 트랜지스터의 소자설계 가이드라인을 설정하였다. 나노와이어 반경이 작을수록 산화층의 두께가 얇을수록 채널 불순물 농도가 큰 소자를 설계할 수 있음을 알 수 있었다.

#Silicon nanowire #Junctionless transistor #Threshold voltage #Flat band voltage

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1. [학술지(정기간행물)] - Jong Tae Park / 2002 / Multiple gate SOI MOSFETs :Device design guidelines / IEEE Trans. Electron Device 49 (12) : 2222 ~ 2228

2. [학술지(정기간행물)] - J.P.Colinge / 2004 / Multiple-gate SOI MOSFETs / Solid-state Electronics 48 (6) : 897 ~ 905

3. [학술지(정기간행물)] - R. Yan / 2008 / Sensitivity of trigate MOSFETs to random dopant incuced threshold voltage fluctuations / Solid-state Electronics 52 (12) : 1872 ~ 1876

4. [학술지(정기간행물)] - D. J. frank / 2001 / Device scaling limits of Si MOSFET and their application dependence / Proc.IEEE 89 (3) : 259 ~ 288

5. [학술지(정기간행물)] - S. H. Jain / 2003 / Low resistance,low leakage ultrashallow p+ junction formation using millisecond flash anneals / IEEE Trans Electron Devices 52 (7) : 1610 ~ 1615

이 논문의 저자 정보

김진영

소속기관 인천대학교

주요연구분야 사회과학 > 무역학 공학 > 전기전자공학 > 전자공학

논문수 5 이용수 602

유종근

소속기관 인천대학교

주요연구분야 공학 > 전기전자공학 > 전자공학 TOP 5% 공학 > 전기전자공학 > 정보통신공학

논문수 178 이용수 8,579

박종태

소속기관 인천대학교

주요연구분야 공학 > 전기전자공학 > 전자공학 TOP 5% 공학 > 전기전자공학 > 정보통신공학

논문수 232 이용수 9,177

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