실리콘 나노 와이어 기반의 무접합 MOSFET의 최적 설계 및 기본적인 고주파 특성 분석

조성재; 김경록; 박병국; 강인만

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자료유형: 학술저널

저자정보: 조성재 (Stanford University) 김경록 (울산과학기술대학교) 박병국 (Stanford University) 강인만 (경북대학교)

저널정보: 대한전자공학회 전자공학회논문지-SD 電子工學會論文誌第47卷 SD編第10號

발행연도: 2010.10

수록면: 14 - 22 (9page)

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기존의 n-type metal-oxide-semiconductor field effect transistor(NMOSFET)은 n?/p(+)/n? type의 이온 주입을 통하여 소스/채널/드레인 영역을 형성하게 된다. 30 ㎚ 이하의 채널 길이를 갖는 초미세 소자를 제작함에 있어서 설계한 유효 채널 길이를 정확하게 얻기 위해서는 주입된 이온들을 완전히 activation하여 전류 수준을 향상시키면서도 diffusion을 최소화하기 위해 낮은 thermal budget을 갖도록 공정을 설계해야 한다. 실제 공정에서의 process margin을 완화할 수 있도록 오히려 p-type 채널을 형성하지 않으면서도 기존의 NMOSFET의 동작을 온전히 구현할 수 있는 junctionless(JL) MOSFET이 연구중이다. 본 논문에서는 3차원 소자 시뮬레이션을 통하여 silicon nanowire(SNW) 구조에 접목시킨 JL MOSFET을 최적 설계하고 그러한 조건의 소자에 대하여 conductance, maximum oscillation frequency(fmax), current gain cut-off frequency(fT) 등의 기본적인 고주파 특성을 분석한다. 채널 길이는 30 ㎚이며 설계 변수는 채널 도핑 농도와 채널 SNW의 반지름이다. 최적 설계된 JL SNW NMOSFET에 대하여 동작 조건(VGS = VDS = 1.0 V)에서 각각 367.5 ㎓, 602.5 ㎓의 fT, fmax를 얻을 수 있었다.

#thermal budget #junctionless MOSFET #process margin #silicon nanowire #3-D device simulation

참고문헌 (15)

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1. [단행본] - H.Xiao / 2001 / Introduction to Semiconductor Manufacturing Technology / Prentice Hall : 150 ~ 157

2. [학술지(정기간행물)] - C.-W.Lee / 2010 / High-Temperature Performance of Silicon Junctionless MOSFETs / IEEE Trans. Electron Devices 57 (3) : 620 ~ 625

3. [학술지(정기간행물)] - C.-W.Lee / 2010 / Low Subthreshold Slope in Junctioless Multigate Transistors / Appl. Phys. Lett 96 (10) : 102106 ~

4. [학술지(정기간행물)] - J.-P.Colinge / 2010 / Reduced Electric Field in Junctionless Transistors / Appl. Phys. Lett 96 (7) : 73510 ~

5. [학술지(정기간행물)] - S.Hamedi-Hagh / 2008 / Spice Modeling of Silicon Nanowire Field-Effect Transistors for High-Speed Analog Integrated Circuits / IEEE Trans. Nanotechnol 7 (6) : 766 ~ 775

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