DPLL을 이용한 클럭 및 데이터 복구회로 설계 ( A DPLL-Based Clock/Data Recovery Circuit Design )

김창곤 ,  김성환 ,  최평

CAD 및 VLSI 설계연구회지

1996 .01

Wide-Tracking Range Clock and Data Recovery Circuit의 CPPSIM 모델링

김민오 ,  신우열 ,  홍기문 외 4명

대한전자공학회 학술대회

2009 .11

Clock Recovery를 위한 Charge Pump Pll의 설계 ( Design of Charge Pump PLL for Clock Recovery )

김윤기 ,  이영희

대한전자공학회 학술대회

1996 .07

A Design of the PLL for Clock Recovery in MPEG Systems

Dong Ho Lee ,  Sung Ho Cho ,  Young Tae Han 외 3명

JTC-CSCC : Joint Technical Conference on Circuits Systems, Computers and Communications

1995 .01

Data and Clock Recovery with Digital Phase Alignment Scheme

Bhum Cheol Lee ,  Hee Young Jung ,  Kwon Chul Pa 외 1명

ITC-CSCC :International Technical Conference on Circuits Systems, Computers and Communications

1997 .01

CPPSIM을 이용한 All-Digital Clock and Data Recovery의 구현 및 Simulation을 통한 고찰

박지환 ,  신우열 ,  홍기문 외 4명

대한전자공학회 학술대회

2009 .11

A proposition on twin clock type all digital PLL

Mitsuthosi YAHARA ,  Hi ,  ofumi SASAKI 외 1명

ITC-CSCC :International Technical Conference on Circuits Systems, Computers and Communications

2003 .07

Design of 2.5Gb/s non-PLL-type All-Digital Clock Recovery Circuit

Soojin Kim ,  Kyeongsoon Cho

대한전자공학회 ISOCC

2010 .11

위성 멀티미디어 시스템을 위한 랜덤 지연지터에 강인한 기준 클럭 복원

김원호

융합신호처리학회 논문지

2005 .01

A Study on Dividing Ratio Changeable Digital PLL Using Multi-Phase Clock Divider

Kuniaki FUJIMOTO ,  Hi ,  ofumi SASAKI 외 2명

ITC-CSCC :International Technical Conference on Circuits Systems, Computers and Communications

2006 .07

A Design of CMOS 1st-Order Delay-Line DPLL for Clock Regeneration

Kenichi Nakashi ,  Naoya Fukumoto ,  Ikuo Seki 외 2명

ITC-CSCC :International Technical Conference on Circuits Systems, Computers and Communications

1996 .01

MPEG-2 시스템 클럭 복원을 위한 디지털 PLL 구현 ( Implementation of Digital PLL For MPEG-2 System Clock Recovery )

양수경 ,  김재동 ,  김시중 외 1명

대한전자공학회 학술대회

1996 .01

[특집] PLL, DLL＆clock recovery IC 설계 기술

방대성

전자공학회지

2004 .09

광대역 전디지털 클록 데이터 복원회로 설계

고귀한 ,  정기상 ,  김강직 외 1명

전기학회논문지

2012 .11

Adaptive Carrier Recovery with Multi-Loop DPLL for Mobile Communication Applications

김범섭

CAD 및 VLSI 설계연구회지

1995 .01

이중 보간 방식을 이용한 CMOS 클록 데이터 복원회로

안희선 ,  이순재 ,  박원기 외 2명

대한전자공학회 학술대회

2009 .07

넓은 범위의 All-Digital Clock and Data Recovery를 위한 Digitally-Controlled Oscillator 설계

박관서 ,  정덕균

대한전자공학회 학술대회

2018 .06

3.125Gbps Multi-Channel SerDes Based on Digital Clock & Data Recovery

Bong-Joon Lee

대한전자공학회 워크샵

2004 .08

Digital IF용 AD변환기의 CLOCK 간섭에 대한 연구

조은래 ,  김종훈 ,  임성빈

한국통신학회 학술대회논문집

2001 .07

2단 양자화기를 사용한 1차 DPLL의 성능 개선에 관한 연구 ( A Study on the Performance of a Modified Binary Quantized First-Order DPLL )

강치우 ,  김진헌

전자공학회지

1984 .05