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저자정보
Hyohyun Nam (University of Seoul) Gyo Sub Lee (University of Seoul) Hyunjae Lee (University of Seoul) In Jun Park (University of Seoul) Changhwan Shin (University of Seoul)
저널정보
대한전자공학회 JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE Journal of Semiconductor Technology and Science Vol.14 No.1
발행연도
2014.2
수록면
8 - 22 (15page)

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In the past few decades, CMOS logic technologies and devices have been successfully developed with the steady miniaturization of the feature size. At the sub-30-nm CMOS technology nodes, one of the main hurdles for continuously and successfully scaling down CMOS devices is the parametric failure caused by random variations such as line edge roughness (LER), random dopant fluctuation (RDF), and work-function variation (WFV). The characteristics of each random variation source and its effect on advanced device structures such as multigate and ultra-thin-body devices (vs. conventional planar bulk MOSFET) are discussed in detail. Further, suggested are suppression methods for the LER-, RDF-, and WFV-induced threshold voltage (VTH) variations in advanced CMOS logic technologies including the double-patterning and double-etching (2P2E) technique and in advanced device structures including the fully depleted siliconon-insulator (FD-SOI) MOSFET and FinFET/tri-gate MOSFET at the sub-30-nm nodes. The segmentedchannel MOSFET (SegFET) and junctionless transistor (JLT) that can suppress the random variations and the SegFET-/JLT-based static random access memory (SRAM) cell that enhance the read and write margins at a time, though generally with a trade-off between the read and the write margins, are introduced.
#Random variation #variability #CMOS #MOSFET #FinFET #Tri-Gate MOSFET #junctionless MOSFET #FD-SOI MOSFET #SegFET

목차

Abstract
Ⅰ. INTRODUCTION
Ⅱ. UNDERSTANDING: RANDOM VARIATIONS
Ⅲ. VARIATION-ROBUST ADVANCED DEVICE STRUCTURES
Ⅳ. APPLICATION TO CACHE MEMORY
Ⅴ. CONCLUSION
REFERENCES

참고문헌 (41)

참고문헌 신청
1. [학술대회논문] - G. E. Moore / 1998 / Cramming more components onto integrated circuits / Proceeding of the IEEE 86 (1) : 82 ~ 85 google schola 2. [인터넷자원] - / / International Technology Roadmap for Semiconductors (ITRS) google schola 3. [학술지(정기간행물)] - X. Sun / 2008 / Tri-gate bulk MOSFET design for CMOS scaling to the end of the roadmap / IEEE Electron Device Letters 29 (5) : 491 ~ 493 google schola 4. [학술지(정기간행물)] - M. J. M. Pelgrom / 1989 / Matching properties of MOS transistors / IEEE Journal of Solid-State Circuits 24 (5) : 1433 ~ 1440 google schola 5. [학술대회논문] - K. J. Kuhn / 2007 / Reducing variation in advanced logic technologies: Approaches to process and design for manufacturability of nanoscale CMOS / Proc. IEEE IEDM : 471 ~ 474 google schola

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