Write Back 모드용 FIFO 버퍼 기능을 갖는 비동기식 데이터 캐시

박종민; 김석만; 오명훈; 조경록

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자료유형: 학술저널

저자정보: 박종민 (충북대학교) 김석만 (충북대학교) 오명훈 (한국전자통신연구원) 조경록 (충북대학교)

저널정보: 한국콘텐츠학회 한국콘텐츠학회논문지 한국콘텐츠학회논문지 제10권 제6호

발행연도: 2010.6

수록면: 72 - 79 (8page)

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본 논문에서는 32bit 비동기 임베디드 프로세서용 쓰기 버퍼 기능을 갖는 데이터 캐시 구조를 제안하고 성능을 검증하였다. 데이터 캐시는 비동기 시스템에서 메인 메모리 장치와 프로세서 사이의 데이터 처리속도 향상을 목적으로 한다. 제안된 데이터 캐시의 메모리 크기는 8KB, 매핑 방식으로는 4words(16byte)의 라인 크기를 가지며, 사상 기법으로는 4 way set associative, 교체 알고리즘으로는 pusedo LRU방식을 사용하였으며, 쓰기 정책을 위한 dirty 레지스터와 쓰기 버퍼를 적용시켰다. 설계한 데이터 캐시는 0.13-㎛ CMOS공정으로 합성하였으며, MI벤치마크 검증 결과 평균 히트율은 94%이고 처리 속도가 46% 향상되었다.

#데이터 캐시 #쓰기 버퍼 #비동기 FIFO #비동기 시스템 #Data Cache #Write Buffer #Asynchronous FIFO #Asynchronous System

참고문헌 (8)

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1. [학술지(정기간행물)] - J. Pangjun / 2002 / Low-power Clock Distribution Using Multiple Voltages and Reduced Swings / IEEE Journal of TVLSI 10 (2) : 309 ~ 319

2. [학술대회논문] - X. Wang / 2004 / A Synthesizable RTL Design of Asynchronous FIFO / Proc. ISSOC'2004 : 123 ~ 128

3. [기타자료] - S. N. Kim / 2009 / Ultra low power asynchronous processor development / Technical Report 09ZH1230-01-7030p, ETRI

4. [학술대회논문] - D. Hormdee / 2001 / MiBench: A free, commercially representative embedded benchmark suite / Proc. WWC-4.2001 : 3 ~ 14

5. [학술대회논문] - D. Hormdee / 2001 / AMULET3i cache architecture / Proc. ASYNC'2001 : 152 ~ 161

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