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논문 기본 정보

자료유형
학술저널
저자정보
박병석 이상진 (스마트 IT 융합 시스템 연구단) 장영조 (한국기술교육대학교) 캄란 에쉬라기안 (충북대학교) 조경록 (충북대학교)
저널정보
대한전자공학회 전자공학회논문지 전자공학회논문지 제51권 10호
발행연도
2014.10
수록면
64 - 71 (8page)

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곱셈기는 멀티미디어 통신 시스템과 같이 다양한 신호처리 알고리즘을 갖는 복잡한 연산을 수행한다. 곱셈기는 상대적으로 큰 전달 지연시간, 높은 전력 소모, 큰 면적을 갖는다. 이 논문은 멤리스터-CMOS 기반의 재구성 가능한 곱셈기를 제안하여 곱셈기 회로의 면적을 줄이고 다양한 응용프로그램에 최적화 된 비트폭을 제공한다. 멤리스터-CMOS 기반의 재구성 가능한 곱셈기의 성능은 1.8 V 공급전압에서 멤리스터 SPICE 모델과 180 nm CMOS 공정으로 검증했다. 검증 결과 제안한 멤리스터 -CMOS 기반의 재구성 가능한 곱셈기는 종래의 것과 비교시 면적, 지연시간, 전력소모가 각각 61%, 38%, 28% 개선되었고, twin-precision 곱셈기와 면적 비교에서도 22% 개선되었다.

목차

요약
Abstract
Ⅰ. 서론
Ⅱ. 멤리스터-CMOS 회로 설계
Ⅲ. 제안하는 재구성 가능한 곱셈기
Ⅳ. 동작 설명 및 시뮬레이션
Ⅴ. 결론
REFERENCES

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