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전광배 (충북대학교) 김석만 (충북대학교) 이제훈 (강원대학교) 오명훈 (한국전자통신연구원) 조경록 (충북대학교)
저널정보
한국콘텐츠학회 한국콘텐츠학회논문지 한국콘텐츠학회논문지 제10권 제3호
발행연도
2010.3
수록면
64 - 71 (8page)

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최근에는 프로세서의 고성능화에 따라 명령어 캐시와 데이타 캐시를 분리하는 구조의 설계가 일반적이다. 본 논문에서는 혼합 지연모델을 갖는 비동기식 명령어 캐쉬구조를 제안하며, 데이타 패스에는 지연무관인 회로모델을 적용하고 메모리 에는 번들지연모델을 도입하였다. 요소기술로는 명령어 캐시는 CPU, 프로그램 메모리와 4-상 핸드쉐이크(hand-shake) 프로토콜로 데이터를 전달하고, 8-K바이트, 4상 연관의 맵핑 구조를 가지며 Pseudo-LRU 엔트리 교체알고리즘을 채택하였다. 성능분석을 위하여 제안된 명령어 캐시를 게이트레벨로 합성하고 32비트 임베디드 프로세서와 연동하는 플랫폼을 구축하였다. 구축한 플랫폼에서 MI벤치마크 프로그램을 테스트하여 99%의 캐시히트율과 레이턴시가 68% 감소하는 결과를 얻었다.
#비동기 #캐시메모리 #비동기 회로 #캠 #Completion Signal #Cache Memory #Delay-Insensitive #CAM

목차

요약
Abstract
Ⅰ. 서론
Ⅱ. 비동기 명령어 캐시 구조
Ⅲ. 명령어 캐시 설계
Ⅳ. 시뮬레이션 결과
Ⅴ. 결론
참고문헌
저자소개

참고문헌 (9)

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1. [학술지(정기간행물)] - J. Montanaro / 1996 / A 160-MHz, 32-b, 0.5-W CMOS RISC microprocessor / IEEE Journal of ISSCC 31 (11) : 1703 ~ 1714 google schola 2. [기타자료] - S. N. Kim / 2009 / Ultra low power asynchronous processor development / Technical Report 09ZH1230-01-7030P, ETRI google schola 3. [학술대회논문] - M. R. Guthaus / 2001 / MiBench: A free, commercially representative embedded benchmark suite / Proc. WWC-4.2001 : 3 ~ 14 google schola 4. [학술대회논문] - D. Hormdee / 2001 / AMULET3i cache architecture / Proc. ASYNC'2001 : 152 ~ 161 google schola 5. [학술대회논문] - Z. Wang / 2003 / SACCS: Scalable Asynchronous Cache Consistency Scheme for Mobile Environments / Proc. ICDCSW'03 : 797 ~ 802 google schola

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