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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 저널정보
- 대한전자공학회 JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE Journal of Semiconductor Technology and Science Vol.10 No.1
- 발행연도
- 2010.3
- 수록면
- 37 - 44 (8page)
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New features of motion compensation, such as variable block size and multiple reference frames are introduced in H.264/AVC. However, these new features induce significant implementation complexity increases. In this paper, an efficient architecture for spiral-type motion estimation is proposed. First, we propose a hardware-friendly spiral search order. Then, an efficient processing element (PE) architecture for ME is proposed to achieve the proposed search order. The improved PE enables one-pixel-move of the reference pixel data to top, bottom, right, and left by four ports for input and output. Moreover, the parallel calculation architecture to calculate all block size with the SAD of 4x4 is introduced in the proposed architecture. As the result of hardware implementation, the hardware cost is about 145k gates. Maximum clock frequency is 134 ㎒ in the case of FPGA (Xilinx Vertex5) implementation.
목차
Abstract
Ⅰ. INTRODUCTION
Ⅱ.MOTION ESTIMATION OF H.264/AVC
Ⅲ. PROPOSED MEARCHITECTURE
Ⅳ. IMPLEMENTATION RESULTS
Ⅴ. CONCLUSIONS
REFERENCES
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