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논문 기본 정보

자료유형
학술대회자료
저자정보
신주용 (한양대학교) 김예나 신현철 (한양대학교)
저널정보
대한전자공학회 대한전자공학회 학술대회 대한전자공학회 2009년 SoC학술대회
발행연도
2009.5
수록면
510 - 513 (4page)

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집적 기술의 발달로 반도체 회로의 복잡도가 크게 증가하고 동작속도가 빨라지면서 반도체 설계 검증이 어려워 졌고, 반도체 설계 이후(post-silicon) 오류(error) 발생확률이 증가 하고 있다. 이에 따라 반도체 설계 단계부터 오류 수정을 고려한 design for repair (DFR) 방법이 필요하게 되었다. 본 연구에서는 pin elevation과 일부 metal revision을 이용한 DFR 기법을 제안하고 여러 예비 셀(spare cell)에 대하여 적용하였다. 실제 레이아웃(layout) 설계를 통해 각 예비 셀의 총 면적, elevated pin 수, routing 복잡도를 계산하여 장단점을 분석하고, 각 회로에 맞는 예비 셀을 선택할 수 있도록 제시하였다.
#design for repair #spare cell

목차

요약
Abstract
Ⅰ. 서론
Ⅱ. 설계정정 기술
Ⅲ. Spare Cell Types
Ⅳ. 실험
Ⅴ. 결론
ACKNOWLEDGEMENT
참고문헌

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