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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2007.10
- 수록면
- 33 - 37 (5page)
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본 논문에서는 vertical shunt symmetric inductor를 이용하여 CMOS LNA의 설계에 있어서 회로의 면적을 줄이는 설계기술 및 구현에 관한 내용을 제시하고자 한다. 본 연구에 있어서 vertical shunt symmetric inductor는 LNA의 입력단과 출력단을 3㎓로 정합하기 위해서 사용되었다. 이렇게 구현된 보다 면적에 있어서 효율적인 증폭기를 0.18㎛ digital logic공정으로 구현되었다. 본 논문에서는 일반적으로 LNA에서 사용하고 있는 inductor를 이용하는 경우와, vertical shunt symmetric inductor를 이용하여 LNA를 설계하는 경우에 대한 부분을 비교하였고, 최종적으로 면적에 효율적인 회로설계 기술을 제시하고자 한다.
목차
요약
Abstract
Ⅰ. 서론
Ⅱ. SIZE-EFFICIENT LOW NOISE AMPLIFIER DESIGN
Ⅲ. Conclusion
Ⅳ. Acknowledgement
Reference
저자소개
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