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저자정보
Hee-Sauk Jhon (Seoul National University) Yeo-nam Yoon (Seoul National University) Ickhyun Song (Seoul National University) Hyungcheol Shin (Seoul National University)
저널정보
대한전자공학회 대한전자공학회 학술대회 2007년도 SOC 학술대회
발행연도
2007.5
수록면
100 - 103 (4page)

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This paper presents the implementation technique to reduce circuit area occupation in designing Low Noise Amplifier (LNA) using vertical shunt symmetric inductor. We applied a vertical shunt symmetric inductor to match the input and output in 3 GHz CMOS LNA to reduce the circuit area. This size efficient amplifier has been designed in a 0.l8 μm digital logic CMOS process. In this paper, the case of conventional asymmetric inductor, and vertical shunt symmetrical inductor with a relatively higher number of turns have been compared in order to present a size efficient CMOS LNA design method while still retaining the circuit operation characteristics.
#CMOS #Low Noise Amplifier (LNA) #vertical shunt inductor #thin metal CMOS process

목차

Abstract
Ⅰ. INTRODUCTION
Ⅱ. SIZE-EFFICIENT LOW NOISE AMPLIFIER DESIGN
Ⅲ. Conclusion
Ⅳ. Acknowledgement
Reference

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