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논문 기본 정보
- 자료유형
- 학술대회자료
- 저자정보
- 발행연도
- 2007.6
- 수록면
- 249 - 252 (4page)
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본 논문에서는 멀티미디어 신호처리 분야에서 중요한 부분을 차지하고 있는 고속 푸리에 변환(FIT:Fast Fourier Transform) 프로세서를 설계하는 것에 중점을 두었다.
본 논문에서는 64-points FIT(Fast Fourier Transform)프로세서를 R4 SDC(Radix-4 Single Delay path Commutator)-FIT 알고리즘을 기반으로 하는 효율적인 FIT 프로세서 구조를 설계하였다. 기존의 Radix-4 구조에서 복소 곱셈연산을 하기위해 곱셈기 4개와 덧셈기 2개를 필요로 하였지만, 본 논문에서는 이 복소 곱셈을 하는 연산량을 줄이기 위해 DA(Distributed Arithmetic)을 이용하여 기존의 곱셈기를 대신하는 구조를 제안하였다. 제안된 DA 연산구조를 VHDL로 코딩하여 시뮬레이션 한 결과, 곱셈기 구조에 비해서 65.8% 만큼 로직 사이즈가 감소됨을 보였고, 64-points FFT 전체 로직에 대해 VHDL로 코딩하여 시율레이션 한 결과 곱셈기 구조를 사용했을 경우에 비해 전체 로직 사이즈의 30.8%의 감소를 보였다.
본 논문에서는 64-points FIT(Fast Fourier Transform)프로세서를 R4 SDC(Radix-4 Single Delay path Commutator)-FIT 알고리즘을 기반으로 하는 효율적인 FIT 프로세서 구조를 설계하였다. 기존의 Radix-4 구조에서 복소 곱셈연산을 하기위해 곱셈기 4개와 덧셈기 2개를 필요로 하였지만, 본 논문에서는 이 복소 곱셈을 하는 연산량을 줄이기 위해 DA(Distributed Arithmetic)을 이용하여 기존의 곱셈기를 대신하는 구조를 제안하였다. 제안된 DA 연산구조를 VHDL로 코딩하여 시뮬레이션 한 결과, 곱셈기 구조에 비해서 65.8% 만큼 로직 사이즈가 감소됨을 보였고, 64-points FFT 전체 로직에 대해 VHDL로 코딩하여 시율레이션 한 결과 곱셈기 구조를 사용했을 경우에 비해 전체 로직 사이즈의 30.8%의 감소를 보였다.
목차
요약
ABSTRACT
Ⅰ. 서론
Ⅱ. Radix-4 64-points FFT
Ⅲ. DA Ⅰ
Ⅳ. DA Ⅱ
Ⅴ. 구현 및 실험 결과
Ⅵ. 결론
표절논문 이용주의
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