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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2007.9
- 수록면
- 84 - 93 (10page)
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이 논문에서는 고속 FFT 구현을 위한 Radix-8 구조를 제안한다. 제안 FFT 구조의 핵심은 Radix-8 DIF(Decimation In Frequency) 나비연산기 구조이다. Radix-8 알고리즘은 고속처리는 가능하나 구현면적이 증가하는 단점이 있는데, 제안 구조는 곱셈연산을 DA(Distributed Arithmetic) 방식을 사용하여 구현함으로써 구현 면적이 증가하는 것을 줄일 수 있었다. 64-point FFT에 대하여 기존의 Radix-4 나비연산기와 제안된 Radix-8 나비연산기를 각각 사용하여 구현한 결과 구현면적이 49.2%가 증가하였다. 즉, Throughput을 2배로 증가시키기 위하여 하드웨어는 49.2%만 증가함을 Verilog-HDL 코딩을 통하여 확인하였다. 또한 기존 구조와 제안 구조가 같은 Throughput을 얻는 경우에는 전력소모가 25.4%가 감소하게 된다. 따라서 제안된 나비연산기를 사용하는 FFT 구조는 고속/저전력 FFT를 필요로하는 OFDM용 통신단말기에 사용될 수 있다.
목차
요약
Abstract
Ⅰ. 서론
Ⅱ. Radix-8 FFT 알고리즘
Ⅲ. 제안된 Radix-8 DIF 나비연산기 구조
Ⅳ. 실험 및 고찰
Ⅴ. 결론
참고문헌
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1. [학술지(정기간행물)] - / 1998 / A 9.5mW 330us 1024-point FFT Processor : 127 ~ 130
2. [학술지(정기간행물)] - / / Pipeline and Parallel FFT Processors for VLSI Implementation IEEE Trans. on Comput. : 414 ~ 33 426
3. [학술지(정기간행물)] - / feb.1971. / Parallel Processing with the Perfect Shuffle ieee trans. on comput. : 156 ~ 161
4. [학술지(정기간행물)] - / / Applications of Distributed Arithmetic to Digital Signal Processing
5. [학술지(정기간행물)] - / 2006년1월 / Distributed Arithmetic을 사용한 OFDM용 저전력 Radix-4 FFT 구조 43 (1) : 101 ~ 108
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