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한국산학기술학회 한국산학기술학회 논문지 한국산학기술학회논문지 제12권 제4호
발행연도
2011.4
수록면
1,867 - 1,875 (9page)

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이 논문에서는 저면적 256-point FFT 구조를 제안한다. 저면적 구현을 위하여 CSD(Canonic Signed Digit) 곱 셈기 방식을 채택하여 구현하였다. CSD 곱셈기 방식을 효율적으로 적용하기 위해서는 곱셈연산의 가지 수가 적어야 하는데, 여러 알고리즘을 조사한 결과 Radix-42 알고리즘이 곱셈연산의 가지 수가 적음을 발견하였다. 따라서 제안 구 조는 Radix-42 DIF 알고리즘과 CSD 곱셈기 방식을 사용하였다. 즉 Radix-42 알고리즘을 사용하여 4개의 스테이지에 서 사용되는 곱셈연산의 가지 수를 최소화한 후에 각각의 곱셈연산 블록은 CSD 곱셈기를 사용하여 구현하였다. CSD 곱셈기 구현에서 공통패턴을 공유하여 덧셈기의 수를 줄일 수 있는 CSS(Common Sub-expression Sharing) 기술을 사 용하여 구현면적을 더욱 감소시켰다. 제안된 FFT 구조를 Verilog-HDL 코딩 후 합성하여 구현한 결과, Radix-4를 사 용한 구조와 비교하여 복소 곱셈기 부분의 29.9%의 cell area 감소를 보였고 전체적인 256-point FFT 구조에 대한 비교에서는 12.54% cell area 감소를 보였다.

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