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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2006.4
- 수록면
- 16 - 22 (7page)
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본 논문에서는 CMOS 공정을 사용하여 기가비트 이더넷 응용을 위한 전치증폭기 회로를 구현하였다. 대역폭 확장 및 노이즈 성능개선을 위해, regulated cascade 설계기법을 사용하였고 이로써, 광다이오드 및 TIA 입력단의 큰 기생 캐패시턴스를 대역폭 결정으로부터 효과적으로 차단하였다. 0.6um CMOS공정을 사용하여 구현한 1.25Gb/s 전치증폭기의 칩 측정 결과, 58dBohm의 트랜스 임피던스 이득, 0.5pF 기생 광다이오드 캐패시턴스에 대해 950MHz의 대역폭과 6.3pA/sqrt(Hz)의 평균 노이즈 전류 스펙트럼 밀도, 5V 단일 전원전압으로부터 85mW의 전력소모를 보였다. 또한, 0.18um CMOS 공정을 사용하여 설계한 10Gb/s 전치증폭기는 RGC 기법과 인덕티브 피킹기술을 동시에 사용함으로써, 59.4dBohm의 트랜스 임피던스 이득, 0.25pF 기생 캐패시턴스에 대해 8GHz의 대역폭, 20pA/sqrt(Hz)의 노이즈 전류 스펙트럼 밀도, 1.8V 단일전압에 대해 14mW의 전력소모를 보였다.
목차
요약
Abstract
Ⅰ. 서론
Ⅱ. Regulated Cascode 입력단
Ⅲ. 1.25Gb/s RGC TIA 설계
Ⅳ. 1.25Gb/s RGC TIA 칩 측정 및 토의
Ⅴ. 10Gb/s RGC TIA 설계
Ⅵ. 10Gb/s RGC TIA 레이아웃 및 시뮬레이션
Ⅶ. 결론
참고문헌
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[학술지(정기간행물)] - C. -W. Kuo et al / 2001. / 2 Gbit/s transimpedance amplifier fabricated by 0.35um CMOS technologies 37 (19) : 1158 ~ 1160
[학술지(정기간행물)] - S. S. Mohan et al / mar.2000. / Bandwidth extension in CMOS with optimized on-chip inductors 35 : 346 ~ 355
[학술지(정기간행물)] - C. Toumazou / 1996. / Wideband low noise CMOS transimpedance amplifier for gigahertz operation 32 (13) : 1194 ~ 1196
[학술지(정기간행물)] - T. Yoon / 1997. / 1 Gbit/s fiber channel CMOS transimpedance amplifier 33 (7) : 588 ~ 589
[학술지(정기간행물)] - S. M. Park / 2004. / 1.25-Gb/s Regulated Cascode CMOS Transimpedance Amplifier For Gigabit Ethernet Application 39 (1) : 112 ~ 121
[학술지(정기간행물)] - S. S. Mohan et al / mar.2000. / Bandwidth extension in CMOS with optimized on-chip inductors 35 : 346 ~ 355
[학술지(정기간행물)] - C. Toumazou / 1996. / Wideband low noise CMOS transimpedance amplifier for gigahertz operation 32 (13) : 1194 ~ 1196
[학술지(정기간행물)] - T. Yoon / 1997. / 1 Gbit/s fiber channel CMOS transimpedance amplifier 33 (7) : 588 ~ 589
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