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논문 기본 정보
- 자료유형
- 학술저널
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- 발행연도
- 2004.10
- 수록면
- 1 - 7 (7page)
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SOI 구조에서 형성된 MOS 트랜지스터의 장점과 strained Si에서 전자의 이동도가 향상되는 효과를 동시에 고려하기 위해 buried oxide(BOX)층과 Top Si층 사이에 Ge을 삽입하여 strained Si/relaxed Si/SiO₂/Si 구조를 형성하고 strained Si fully depletion(FD) n-MOSFET를 제작하였다. 상부 strained Si층과 하부 SiGe층의 두께의 합을 12.8nm로 고정하고 상부 strained Si 층의 두께에 변화를 주어 두께의 변화가 electron mobility에 미치는 영향을 분석하였다. Strained Si/relaxed SiGe/SiO₂/Si(strained Si/SGOI) 구조위의 FD n-MOSFET의 전자 이동도는 Si/SiO₂/Si (SOI) 구조위의 FD n-MOSFET 에 비해 30-8O% 향상되었다. 상부 strained Si 층과 하부 SiGe 층의 두께의 합을 12.8nm 로 고정한 strained Si/SGOI 구조 FD n-MOSFET에서 상부층 strained Si층의 두께가 감소하면 하부층 SiGe 층 두께 증가로 인한 Ge mole fraction이 증가함에 의해 inter-valley scattering 이 감소함에도 불구하고 n-channel 층의 전자이동도가 감소하였다. 이는 strained Si층의 두께가 감소할수록 2-fold valley 에 있는 전자가 n-channel 층에 더욱더 confinement 되어 intra-valley phonon scattering 이 증가하여 전자 이동도가 감소함이 이론적으로 확인되었다.
목차
요약
Abstract
Ⅰ. 서론
Ⅱ. 디바이스 구조와 제작과정
Ⅲ. 디바이스 특성 분석
Ⅳ. 결론 및 토의
참고문헌
저자소개
참고문헌 (11)
참고문헌 신청
[학술지(정기간행물)] - Hiroki Sutoh / 1999. / A 0.25um CMOS/SIMOX PLL Clock Generator Embedd -ed in a Gate Array LSI with a Locking Range of 5 to 500MHz E82-C (7)
[학술지(정기간행물)] - Ping Chin Yeh / 1995. / Physical Subthreshold MOSFET Modeling Applied to Viable Design of Deep-Submicrometer Fully Depleted SOI Low-Voltage CMOS Technolo gy 42 (9)
[학술지(정기간행물)] - F. Balestra, / 1987. / Double-gate silicon-oninsula tor transistor with volume inversion : A new de -vice with greatly enhanced performance EDL-8 : 410 ~
[학술지(정기간행물)] - M. Haond / 1989. / Analysis of drain break -down voltage in SOI n-channel MOSFETs 25 : 1640 ~
[학술지(정기간행물)] - Colinge. J. P / 1988. / Reduction of kink effect in thin film SOI MOSFETs 9 : 97 ~
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