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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2004.9
- 수록면
- 1,101 - 1,107 (7page)
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본 논문은 통신 시스템에서 오류 검출을 위해 널려 사용되고 있는 Cyclic Redundancy Check (CRC) 회로의
병렬 구현을 위한 새로운 회로 축소 알고리즘 및 설계 기술을 소개한다. 논리 수준을 최소화하여 CRC 속도를 증진시키기 위해서 입력데이터와 CRC 내부 신호를 두 개 단위로 그룹화 하는 새로운 알고리즘을 개방하였다 성능 평가를 위해 16 비트와 32 비트 CRC 를 PLD (Programmable Logic Device) 및 표준 셀 라이브러리를 이용하여 합성하였으며, 기존에 제시되었던 방법보다 성능이 향상되었음을 보여준다.
병렬 구현을 위한 새로운 회로 축소 알고리즘 및 설계 기술을 소개한다. 논리 수준을 최소화하여 CRC 속도를 증진시키기 위해서 입력데이터와 CRC 내부 신호를 두 개 단위로 그룹화 하는 새로운 알고리즘을 개방하였다 성능 평가를 위해 16 비트와 32 비트 CRC 를 PLD (Programmable Logic Device) 및 표준 셀 라이브러리를 이용하여 합성하였으며, 기존에 제시되었던 방법보다 성능이 향상되었음을 보여준다.
목차
요약
ABSTRACT
Ⅰ. 서론
Ⅱ. 기존의 병렬 CRC 알고리즘
Ⅲ. 휴리스틱 CRC XOR 회로 축소 알고리즘
Ⅳ. 논리 레벨을 고려한 H/W CRC 생성기 구조
Ⅴ. 성능 평가 및 분석
Ⅵ. 결론 및 향후계획
참고문헌
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