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대한전자공학회 전자공학회논문지-SC 電子工學會論文誌 第43卷 SC編 第6號
발행연도
2006.11
수록면
40 - 47 (8page)

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본 논문은 CRC 회로의 성능을 향상시키기 위하여 파이프라인 구조를 적용한 병렬 CRC 회로 설계 방법을 제시한다. 입력데이터의 폭이 CRC 다항식의 차수보다 큰 병렬 CRC 회로를 파이프라인 구조로 변형하기 위하여 로직을 분할하고, 파이프라인 단계의 길이를 결정하고, 각 파이프라인 단계에 레지스터를 삽입하는 알고리즘을 제시한다. 여러 가지 타입의 병렬 CRC 회로에 대해, 본 논문에서 제안한 방식이 현저하게 성능을 향상 시켰음을 알 수 있다.
#Parallel CRC #pipeline #logic partitioning #logic-level

목차

요약
Abstract
Ⅰ. Introduction
Ⅱ. Parallel CRC Algorithm
Ⅲ. Parallel CRC Logic Pipelining
Ⅳ. Performance Evaluation
Ⅴ. Conclusion
Reference
저자소개

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