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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2014.12
- 수록면
- 509 - 516 (8page)
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고속동작용 반도체 메모리 제품에 추가된 CRC는 DDR4와 같은 제품에서 데이타의 신뢰도를 증가시킨다. 기존의 CRC 방식은 부가회로 면적이 커고 많은 지연시간이 발생되어, CRC 계산을 위한 내부 타이밍 마진의 부족을 유발한다. 따라서 메모리 제품 설계에서 데이터 입출력 설계에 심각한 문제를 유발한다. 본 논문에서는 오류검출 회로설계를 위한 CRC 코드 방식을 제시하고, 실시간 matrix형 CRC 방법을 제안하였다. 데이터 비트오류 발생시 오류여부를 실시간으로 시스템에 피드백(feedback) 가능하도록 하였다. 제안한 방식은 기존방식(XOR 6단, ATM-8 HEC코드)대비 부가회로 면적을 60% 개선할 수 있으며, XOR 단 지연시간을 33%개선 할 수 있다. 또한 실시간 에러 검출 방식은 전체 데이터 비트(UI0~UI9)에 대해 평균 50% 이상 오류 검출 속도를 향상시켰다.
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참고문헌 (11)
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D. Graham-Smith / 2008 / IDF: DDR3 won’'t catch up with DDR2 during 2009, in PC Pro, Aug
Kibong Koo / 2012 / A 1.2V 38nm 2.4Gb/s/pin 2Gb DDR4 SDRAM with Bank Group and x4 Half-Page Architecture / IEEE International Solid State Circuits Conference :40~41
S. Yoon / 2008 / A Fast GDDR5 Read CRC Calculation Circuit with Read DBI Operation / IEEE Asian Solid-Sate Circuits Conference :249~252
Seung-Jun Bae / 2008 / An 80 nm 4 Gb/s/pin 32 bit 512 Mb GDDR4 Graphics DRAM With Low Power and Low Noise Data Bus Inversion / IEEE Journal of Solid-State Circuits 43:121~131
J. Moon / 2011 / Fast Parallel CRC & DBI Calculation for High-speed Memories:GDDR5 and DDR4 / Circuits and Systems (ISCAS), 2011 IEEE International symposium :317~320
Kibong Koo / 2012 / A 1.2V 38nm 2.4Gb/s/pin 2Gb DDR4 SDRAM with Bank Group and x4 Half-Page Architecture / IEEE International Solid State Circuits Conference :40~41
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J. Moon / 2011 / Fast Parallel CRC & DBI Calculation for High-speed Memories:GDDR5 and DDR4 / Circuits and Systems (ISCAS), 2011 IEEE International symposium :317~320
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