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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2009.6
- 수록면
- 619 - 625 (7page)
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이 논문은 ITU-T Recommendation J.83 Annex B 에서 패킷 동기화와 에러 검출을 위해 사용된 패리티 체크섬 생성기의 병렬 구조를 제안한다. 제안된 병렬 처리 구조는 기존의 직렬 처리 구조에서 일어나는 병목현상을 제거하여 패리티 체크섬을 생성하는데 필요한 처리 시간을 상당히 줄여준다. 실험 결과는 제안된 병렬 처리 구조가 16%의 면적증가로 처리 속도를 83.1%나 줄일 수 있다는 것을 보여준다.
목차
요약
ABSTRACT
Ⅰ. 서론
Ⅱ. ITU-T J.83 Annex B에서 패리티 체크섬 생성기
Ⅲ. 패리티 체크섬 생성을 위한 병렬 처리 구조
Ⅳ. 실험 결과
Ⅴ. 결론
감사의 글
참고문헌
참고문헌 (10)
참고문헌 신청
1. [기타자료] - / 1997 / ITU-T, “Digital Multi-Programme Systems for Television Sound and Data Services for Cable Distribution,” (ITU-T Recommendation J.83, 1997)
2. [단행본] - Xilinx / 2004 / 83 Annex B 변조기 v1.3 / Xilinx Logicore
3. [학술지(정기간행물)] - G. Albertengo / 1990 / Parallel CRC 생성 / IEEE Micro 10 (5) : 63 ~ 73
4. [학술지(정기간행물)] - T. B. Pei / 1992 / High-Speed Parallel CRC Circuits in VLSI / IEEE Trans. on Communications 40 (4) : 635 ~ 657
5. [학술지(정기간행물)] - C. Chao / 2006 / High-Speed Parallel CRC Implementation Based on Unfolding, Pipelining, and Retiming / IEEE Trans. on Circuits and Systems 53 (10) : 1017 ~ 1021
2. [단행본] - Xilinx / 2004 / 83 Annex B 변조기 v1.3 / Xilinx Logicore
3. [학술지(정기간행물)] - G. Albertengo / 1990 / Parallel CRC 생성 / IEEE Micro 10 (5) : 63 ~ 73
4. [학술지(정기간행물)] - T. B. Pei / 1992 / High-Speed Parallel CRC Circuits in VLSI / IEEE Trans. on Communications 40 (4) : 635 ~ 657
5. [학술지(정기간행물)] - C. Chao / 2006 / High-Speed Parallel CRC Implementation Based on Unfolding, Pipelining, and Retiming / IEEE Trans. on Circuits and Systems 53 (10) : 1017 ~ 1021
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