A 10-Gb/s/lane, 0.5-μm-Pitch, 1-mm-Long Silicon Channel Interface Using 28-nm CMOS for Active Chiplet Interposers

Sungmin Han; Yoochang Kim; Young-Ha Hwang

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자료유형: 학술대회자료

저자정보: Sungmin Han (Soongsil University) Yoochang Kim (Soongsil University) Young-Ha Hwang (Soongsil University)

저널정보: 대한전자공학회 대한전자공학회 학술대회 2023년도 대한전자공학회 하계학술대회 논문집

발행연도: 2023.6

수록면: 581 - 585 (5page)

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In the chiplet-based system, it is important to accommodate massively-parallel memory interface in the interposer layer in an area-efficient way. Therefore, the design techniques to maximize the throughput per channel density should be explored. In this work, a silicon channel interface including a 10-Gb/s transmitter with on-chip channels having 0.5-μm pitch and 1-mm length is presented. The proposed channel design technique optimizes the throughput per channel density considering crosstalk, attenuation-to-crosstalk ratio (ACR), and eye diagram. As a result, the proposed interface designed using a 28-nm CMOS process achieves 20 Gb/s/μm, which can be extended to 2 Tb/s in 100-μm width. In the worst case with four aggressors of adjacent channels, the simulated timing margin and eye opening at the victim channel is 0.52 UI and 105 mV at 10 Gb/s, respectively, without any crosstalk cancellation.

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