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논문 기본 정보
- 자료유형
- 학술대회자료
- 저자정보
- 발행연도
- 2023.6
- 수록면
- 165 - 169 (5page)
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12-Gb/s/lane transmitter (TX) suitable for next-generation high-bandwidth memory (HBM) interface having ultrafine-pitch silicon interposer is presented. The proposed TX features feed-forward equalization (FFE)-based far-end crosstalk (XT) cancellation scheme with staggered-quarter-rate (SQR) signaling. By signaling with 45 ° phase staggered in adjacent channels, the design complexity of XT cancellation is greatly reduced. To validate the proposed TX design, a silicon interposer channel is emulated by a 3-mm on-chip channel with a 1.5- 𝜇𝜇m pitch, using upper metal layers in a 28-nm CMOS node. The proposed TX also designed in a 28-nm CMOS process achieves 8-Gb/s/ 𝜇𝜇 m throughput and 0.2-pJ/b energy efficiency with an eye opening of 0.57-UI width and 82.9-mV height at 12 Gb/s, occupying a compact active area of 0.0032 ㎟.
목차
Abstract
Ⅰ. Introduction
Ⅱ. Design of On-Chip Channel
Ⅲ. Proposed Transmitter
Ⅳ. Simulation Results
Ⅴ. Conclusion
References
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