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저자정보
추지연 (한국전자기술연구원) 배근영 (한국전자기술연구원) 이범수 (한국전자기술연구원) 유찬세 (한국전자기술연구원)
저널정보
대한전자공학회 대한전자공학회 학술대회 2023년도 대한전자공학회 하계학술대회 논문집
발행연도
2023.6
수록면
508 - 512 (5page)

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In semiconductor packaging, parasitic components generated during power MOSFET packaging affect power loss. Therefore, research should be conducted in the direction of reducing losses caused by parasitic components using techniques such as wire bonding.
In this paper, the loss that occurs in the actual switching circuit when packaging a MOSFET device is quantitatively identified and compared. Analyze losses when packaging power MOSFETs occur. Parasitic components of power MOSFET packaging at switching frequencies are applied to the circuit and analyzed through simulation.
In the packaging structure proposed in this paper, parasitic inductance generated during wire bonding is analyzed. When the number of wires in the power MOSFET packaging of the switching circuit is increased from 1 to 4, the losses are 58.59W, 42.72W, 37.43W, and 34.04W. Therefore, when packaging the power MOSFET, the number of bonding wires is suggested to be two.

목차

Abstract
Ⅰ. 서론
Ⅱ. 본론
Ⅲ. 결론
참고문헌

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