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논문 기본 정보
- 자료유형
- 학술대회자료
- 저자정보
- 발행연도
- 2021.11
- 수록면
- 218 - 221 (4page)
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Multiple-valued logic (MVL) that has been strengthened as a way to overcome the physical limitations of integrated design is drawing attention. Recently, a study was conducted on a proposed adder and multiplier that can be realistically integrated using Ternary-CMOS (T-CMOS) compact model. In this paper, we propose a new ternary subtractor and a comparator without using a Ternary to Unary (T/U) converter. The newly proposed subtractor can reduce 67% of the delay time using 69% fewer transistors and the comparator can save up to 40% of the delay time using 54% fewer transistors compared to the conventional one.
목차
Abstract
Ⅰ. 서론
Ⅱ. 본론
Ⅲ. 구현
Ⅳ. 결론 및 향후 연구 방향
참고문헌
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