합성곱 신경망의 추론 정확도 향상을 위한 하드웨어 구조 연구

전성호; 옥승호

doi:10.14801/jkiit.2021.19.12.63

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자료유형: 학술저널

저자정보: 전성호 (동의대학교) 옥승호 (동의대학교)

저널정보: 한국정보기술학회 한국정보기술학회논문지 한국정보기술학회논문지 제19권 제12호(JKIIT, Vol.19, No.12)

발행연도: 2021.12

수록면: 63 - 70 (8page)

DOI: 10.14801/jkiit.2021.19.12.63

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본 논문에서는 합성곱 신경망의 추론 정확도 향상을 위해 배치 정규화가 내장된 하드웨어 구조를 제안한다. 배치 정규화는 합성곱 신경망 각 계층별 데이터 분포를 정규화함으로써 추론 정확도를 향상시키지만 평균 및 분산 등의 연산이 요구되며, 하드웨어 자원 사용량에 제한이 있는 경우 연산 정확도가 낮아지는 단점이 있다. 이에 본 논문에서는 연산 정확도 향상을 위해 추론 시 8비트 양자화 기법을 적용하고, 내부 컨트롤 신호를 활용하여 배치 정규화 연산이 생략 가능한 하드웨어 구조를 제안한다. 제안하는 하드웨어 구조는 Verilog-HDL을 사용하여 모델링한 후 하드웨어 연산의 중간 출력값 및 최종 출력값을 소프트웨어 기반 검증 모델의 출력 결과와 비교 평가함으로써 정상 동작함을 확인하였으며, Samsung 28-nm 공정을 사용하여 합성하였다.

#AI accelerator #CNN #batch normalization #verilog-HDL #ASIC

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I. S. Eo / 2021 / HPC technology trends seen through SC20 / Electronic communication trend analysis 36(3):133~144

G. I. O / 2020 / Artificial Intelligence Neuromorphic Semiconductor Technology Trend / Electronic communication trend analysis 35(3):76~84

M. Y. Lee / 2020 / Trends in AI processor technology / Electronics and Telecommunications Trends 35(3):66~75

K. He / 2016 / Deep residual learning for image recognition / Proceedings of the IEEE conference on computer vision and pattern recognition(CVPR) :770~778

S. Santurkar / 2018 / How does batch normalization help optimization? / Proceedings of the 32nd international conference on neural information processing systems :2488~2498

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