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논문 기본 정보

자료유형
학술저널
저자정보
강형주 (Korea University of Technology and Education)
저널정보
한국정보통신학회 한국정보통신학회논문지 한국정보통신학회논문지 제22권 제1호
발행연도
2018.1
수록면
1 - 8 (8page)

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최근 합성곱 신경망은 컴퓨터 비전에 관련된 여러 분야에서 높은 성능을 보여 주고 있으나 합성곱 신경망이 요구하는 많은 연산양은 임베디드 환경에 도입되는 것을 어렵게 하고 있다. 이를 해결하기 위해 ASIC이나 FPGA를 통한 합성곱 신경망의 구현에 많은 관심이 모이고 있고, 이러한 구현을 위해서는 효율적인 고정 소수점 표현이 필요하다. 고정 소수점 표현은 ASIC이나 FPGA에서의 구현에 적합하나 합성곱 신경망의 성능이 저하될 수 있는 문제가 있다. 이 논문에서는 합성곱 계층과 배치(batch) 정규화 계층에 대해 고정 소수점 표현을 분리해서, ResNet-50 합성곱 신경망의 합성곱 계층을 표현하기 위해 필요한 비트 수를 16비트에서 10비트로 줄일 수 있게 하였다. 연산이 집중되는 합성곱 계층이 더 간단하게 표현되므로 합성곱 신경망 구현이 전체적으로 더 효율적으로 될 것이다.

목차

요약
ABSTRACT
Ⅰ. 서론
Ⅱ. 합성곱 신경망
Ⅲ. 수 표현법
Ⅳ. 합성곱 신경망에서의 수 표현법
Ⅴ. 실험 결과
Ⅵ. 결론
REFERENCES

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